如果說台積電成功的首要原因是是開創了半導體業界首個代工的模式，那麼，持續不斷的在邏輯制程上的自主研發，則是維持台積電一直成功前行的燃料。從1987年的3微米制程到預計2022年量産的3納米，台積電平均2年開發一代新制程，這是台積電邏輯制程激蕩的35年。
圖源：台積電
在制程的演進過程中，新的技術不斷被台積電研發出來和引入進去，如Low-K/High-K、光刻技術、封裝技術、EUV光刻機、FinFET技術等等，而且台積電在各個制程節點上率先獲得規模效應。憑借邏輯制程上的技術創新優勢，台積電赢得了代工市場的競争主動性。
制程（也稱為工藝節點、工藝技術或簡稱節點）是指特定的半導體制造技術及其設計規則，不同的制程節點通常意味着不同的電路代和架構，而且制程節點越小意味着特征尺寸越小，進而也能生産出更快、更節能、更小的半導體。接下來就讓我們來一探晶圓代工龍頭台積電的制程研發軌迹。
3微米制程
1987年台積電成立，就開始進行制程技術開發。首先從台灣工研院移轉了3.5微米和2微米制程技術，并開始為當時的荷蘭飛利浦定制化3微米制程技術。
成立一年之後，台積電便成功研發出了1.5微米制程技術，此後陸續開發出1.2微米、1.0微米、0.8微米、0.6微米、0.5微米、0.3微米及0.25微米制程技術。
0.18微米制程
1999年台積電推出了世界第一個0.18微米低功耗制程技術。低秏電制程是一個非常重要的制程技術，它的應用範圍非常的廣泛，包括行動電話、無線通訊、平闆電腦、藍牙裝置、各式可攜式的消費電子産品，以及遊戲機産品等。之後，更每隔兩年就領先競争對手推出下一代新的低功耗制程技術。
台積公司擁有業界最完備的超低功耗技術平台，涵蓋0.18微米到16納米FinFET的超低功耗制程，以滿足物聯網及穿戴式裝置市場多樣化的需求與創新。台積電的16納米超低功耗制程相比前一代能夠進一步降低操作電壓達20~30%，以減少動态與靜态功耗，同時大幅延長物聯網及穿戴式産品電池的使用壽命達2~10倍。
0.13微米制程
2001年台積電又成功開發出了0.13微米的系統單片（System-on-a-Chip，SoC）銅／低介電系數（Cu/Low-K）制程技術。值得一提的是，當時台積電婉拒了國際知名IDM半導體企業的合作，堅持選擇建立自己的研發團隊，進行自主研發，最後領先自行研發出來，也成為其發展契機。
台積公司此項技術涵蓋多種世界級SoC CMOS半導體制程平台、超小尺寸的SRAM存儲器（2.43-1.87 平方微米）、世界最新的193納米光刻技術，和全球首個的8層低K（K
90納米制程
2004年12月在日本SEMICON會議上，台積電釋出，已順利使用浸沒式光刻（Immersion Lithography）技術生産出全功能90納米晶片。這也得益于，台積電與ASML合作開發出第一台浸沒式光刻機。
台積電創新的浸沒式光刻采用波長193納米的光刻機，而非傳統的157納米幹式光刻機。台積電的此項創新不僅改寫了全球半導體産業的光刻機規格，也協助全球半導體也突破了摩爾定律的挑戰，并推動整個産業向更先進的工藝技術邁進。
65納米制程
2005年台積電成功試産65納米晶片，2006年成功通過65納米制程技術的産品驗證。台積電65納米技術是該公司采用銅互連和低k媒體的第三代半導體工藝。該技術支援的标準單元栅密度是台積電90納米工藝的兩倍。它提供了更好的內建和改進的晶片性能。2005年，台積電亦推出65納米的低功耗（Low Power）工藝，以滿足客戶需求。
繼65納米 LP工藝之後，台積電迅速推出了廣泛的工藝組合，包括：通用型(GP)、混合信号/射頻(MS/RF)、嵌入式DRAM存儲器(eDRAM)、多次可程式設計非易失性存儲器(MNVM)、嵌入式閃存(eFLASH)、高壓(HV)、電源管理(BCD)和MEMS工藝等。65納米技術支援廣泛的應用，如移動裝置、計算機、汽車電子、物聯網和智能可穿戴裝置。
台積公司65納米制程技術與前一世代的90納米制程技術相較，65納米制程技術的标準元件密度增為兩倍。此一制程具備更高的整合性、更好的晶片效能，并擁有創新電源管理技術，能大幅降低功耗量。
40納米制程
2008年，台積電成為第一家采用40納米制程技術為多個客戶批量生産多種産品的代工企業。40納米工藝內建了193納米浸沒光刻技術和超低k連接配接材料，在提高晶片性能的同時降低功耗。該工藝還創造了最小SRAM(0.242平方 m)和宏觀尺寸最小的行業記錄。
40納米通用(GP)型和低功耗(LP)工藝的原始栅極密度比65納米工藝高235%。在相同的漏電流水準下，40納米 GP的性能比65納米 GP高出40%，在相同的工作速度下，功耗僅為65納米 GP的一半。在相同的運作速度下，40納米 LP工藝與65納米 LP工藝相比，可降低漏電流和功耗高達51%。
除了上述制程之外，台積公司陸續推出更多樣的40納米邏輯制程技術以滿足客戶不同的産品需求，包括40納米增強LP和40納米超低功耗(ULP)工藝。與40納米 LP工藝相比，40納米增強LP工藝的性能提高了30%，而40納米 ULP工藝的漏電流降低了70%，功耗降低了30%。
40納米 GP工藝技術所針對的主要是高性能應用，包括中央處理器(CPU)圖形處理器、遊戲機、網絡、fpga和硬碟驅動器。40納米 LP和40納米增強型LP工藝的目标是智能手機、數字電視(DTV)、機頂盒(機頂盒)、遊戲和無線連接配接應用。40納米 ULP工藝适用于物聯網和可穿戴應用。
28納米制程
2011年，台積電成為世界上第一家提供28納米通用工藝技術的晶圓廠。台積電的28納米制程技術具有高性能和低功耗的優勢，再加上與28納米設計生态系統的無縫內建，使其更快地上市。
台積電的28納米制程技術，主要采用高介電層／金屬閘極（High-k Metal Gate，HKMG）的Gate-last技術為主。相較于Gate-first技術，Gate-last技術具備較低的漏電流以及能提供更佳的晶片效能等優勢。
28納米制程技術支援廣泛的應用，包括CPU、GPU、高速網絡晶片、智能手機、應用處理器(application processor)、平闆電腦、家庭娛樂、消費電子、汽車、物聯網等。
22納米制程
22納米超低功耗(22ULP)技術是基于台積電業界領先的28納米技術開發的，并于2018年第四季度完成了所有工藝資格認證。與28納米高性能緊湊(28HPC)技術相比，22ULP可在圖像處理、數字電視、機頂盒、智能手機和消費産品等應用中減少10%的面積，提高30%以上的速度或降低30%以上的功率。
22納米超低漏(22ULL)技術開發已于2018年第四季度完成并進入風險生産階段，以支援物聯網和可穿戴裝置應用。與40ULP和55ULP解決方案相比，新型的ULL裝置和靜态随機存取存儲器(靜态随機存取存儲器)可以提供更低的功耗。
22納米超低漏電制程技術（Ultra-Low Leakage, 22ULL）已順利完成開發并于2018年第四季按計劃開始試産，能夠支援物聯網及穿戴式裝置相關産品應用。與40納米ULP及55納米ULP制程相較，新的ULL元件和ULL靜态随機存取記憶體（Static Random Access Memory, SRAM）可以大幅降低功耗。
20納米制程
2014年，台積電利用其創新的雙重曝刻（Double Patterning）技術，成為世界上第一家開始批量生産20nm半導體的公司，并在同年創造了台積電最快的産能提升記錄。截至2015年底，累計晶圓出貨量超過100萬片12 英寸晶圓。
20nm技術比以前的技術節點提供了更好的密度和功率值，因為使用了節能的半導體和互連，以及世界領先的雙重曝刻技術。與28nm制程相比，20nm制程的性能提高了15%，總功耗降低了三分之一。它是性能驅動産品和移動計算應用程式遷移的理想選擇。
16/12納米制程
2013年11月，台積電成功試産16nm鳍場效應半導體(FinFET)制程技術，也成為業界首家為客戶生産16nm FinFET全功能網絡處理器的代工廠。此時，台積電逐漸追趕并超過當時在14nm工藝技術最強的英特爾。
繼16nm FinFET工藝成功後，台積電又推出了16nm FinFET Plus (16FF+)工藝。由于良率與效能的快速攀升，16FF+在2015年7月迅速進入量産階段。2017年開始用16FF+技術為客戶開始生産汽車産業應用産品。
台積電還推出了更具成本效益的16nm FinFET緊湊技術(16FFC)，該技術于2016年第二季度投入生産。該制程同時進行晶片線寬微縮及制程簡化，是以能夠在降低晶片成本方面發揮最大效益。
而12納米精簡型制程技術（12納米 FinFET Compact Technology，12FFC）則更進一步将晶體密度提升至該16納米世代的極緻, 于2017年第二季進入生産。
與20nm SoC工藝相比，台積電的16/12nm，16/12nm工藝速度快50%，功耗低60%。它為下一代高端移動計算、網絡通信、消費電子和汽車電子應用提供卓越的性能和功耗優勢。
10納米制程
2016年第一季度，台積電開始接受客戶的10納米産品設計定案，并于2017年初開始大量出貨。由于采取更大的制程微縮，該工藝較16納米FinFET制程技術，提升了2倍的邏輯密度，速度提高了15%，功耗降低了35%。
台積電的10nm FinFET支援各種細分市場，包括應用處理器、蜂窩基帶和專用內建電路設計。
7納米制程
2016年6月，台積電的7納米FinFET工藝的256Mb SRAM良率達到2位數，2017年四月開始試産，并于2018年底接獲超過四十個客戶産品投片。第二代7 納米（N7+）技術于2018年8月開始試産，2019年進入全面生産，N7+也是世界首個使用商業化的EUV制造技術。
與此同時，台積電的6nm FinFET (N6)技術在2019年成功完成産品良率驗證。由于通過EUV光刻技術降低了掩模層和工藝複雜性，在生産相同産品時，N6技術可以獲得比N7技術更好的成品率和更短的生産周期。此外，N6制造技術的邏輯密度比N7工藝高18%。同時，其設計規則與台積電經過驗證的N7技術完全相容，使其綜合設計生态系統可重複使用。是以，它提供了一個無縫的遷移路徑，在非常有限的工程資源下，為客戶提供快速的設計周期，不僅可以實作産品從新技術提供的好處，而且可以顯著減少客戶的産品設計周期和上市時間。
N6技術于2020年第一季度開始試産，2020年底批量生産。延續7納米家族在功耗及效能上的領先地位，N6支援多樣化的産品應用，包括高階到中階移動産品、消費性應用、人工智能、網通、5G基礎架構、GPU、以及HPC。
與10nm FinFET工藝相比，台積電的7nm FinFET邏輯密度提高1.6倍，速度提高20%，功率降低40%。台積電推出兩款獨立的7納米FinFET産品，創造了另一項行業紀錄：一款為移動應用優化，另一款為高性能計算應用優化。
5納米制程
2020年第二季度，台積電成功量産5納米（N5）FinFET制程技術。N5技術是台積電第二代使用EUV的工藝技術，N5技術比N7技術的速度快約20%，或減少約40%的功率。N5技術主要為客戶提供智能手機和高性能計算應用的創新。
晶圓18廠P1～P4共4座5納米及4納米制程廠
此外，台積電也推出了N5技術的增強型4nm (N4)技術。N4為下一波N5産品提供了性能、功率和密度方面的進一步增強。N4技術的開發正在按計劃進行，進展良好，預計将于2022年開始批量生産。
在今年3月份的英偉達的GTC大會上，英偉達的Hopper架構就已經采用了台積電的N4技術。
3納米制程
5納米之後，台積電将迎來一個全時代的制程。據台積電的說法，N3制程推出時将是業界最先進的制程技術，相較于N5制程技術，N3制程技術的邏輯密度将增加約70%，在相同功耗下速度提升10-15%，或者在相同速度下功耗降低25-30%。N3制程技術的開發進度符合預期且進展良好，預計于2022下半年開始量産。
除了5納米，晶圓18廠也是台積電3nm的主要生産工廠，主要是P5～P8共4座3納米廠。P4～P6的Fab 18B廠生産線則已建置完成。
寫在最後
技術是台積電的基石之一。3納米之後，台積電還在超2nm節點以及3D半導體、新存儲器和低R互連等領域加強探索，台積電邏輯制程研發的步伐不止。
本文參考資料：台積電官網關于邏輯制程的相關介紹。
文章來源：内容由公衆号半導體行業觀察（ID：icbank）原創，作者：杜芹。