繼三星和台積電之後，英特爾也開始在2nm工藝上發力。
作者 | 來自鎂客星球的家衡
近日，網絡上的一項專利，暗示了英特爾或借助“堆疊叉片式”半導體技術來延續摩爾定律，并且用于2nm及以下先進制程的半導體工藝上。
該專利全稱“堆疊叉片式半導體（stacked forksheet transistors）”技術。該專利并沒有提供太多的細節，而且英特爾也沒有提供PPA（功率性能面積）的改進資料作為參考。
根據英特爾方面的介紹，“這項專利描述了納米帶半導體和鍺薄膜的使用，後者将充當電媒體隔離牆，在每個垂直堆疊的半導體層中重複，最終取決于有多少個半導體被互相堆疊在一起。這種新的半導體設計最終可以實作3D和垂直堆疊的CMOS架構，與目前最先進的三栅極半導體相比，該架構允許增加半導體的數量。”
簡單來說，這全新的結構目的是為了進一步縮小半導體，同時在半導體堆疊時将特征尺寸最小化。在新的結構下，PMOS和NMOS這兩種半導體将更緊密地封裝到一起，而不會影響它們的運作。如果一切順利，基礎CMOS器件的占地面積至少減半，進而讓內建電路的密度輕松翻倍。但正如前面所說，由于沒有提供更多細節，這種新結構在制造複雜性上将面臨很大的挑戰。
近些年，面對AMD等競品的挑戰，英特爾方面也開始大動作不斷，先是推出口碑較好的12代Alder Lake處理器，緊接着又宣布重回晶片制造領域。此次推出新專利也是意圖在晶片代工領域有所收獲。
除了英特爾以外，台積電與三星已經在2nm工藝有所進展，兩家晶片巨頭均希望使用nanosheet/nanowire（納米片/納米線）半導體結構取代目前主流的FinFET工藝。從半導體模型來看，英特爾的結構似乎可以容納更多的半導體，但設計思路上其實大同小異——将半導體材料像積木一樣堆疊起來。
但并不是所有的專利都能夠成為實際的産品或制造技術，目前來看，英特爾這項專利想實作的難度還是過大。