【Mark】組合邏輯電路

組合邏輯電路

• 數字邏輯電路，分為組合邏輯電路，時序邏輯電路
• 組合電路：沒有記憶、存儲功能，沒有回報路徑或存儲單元，隻有邏輯門
• 回報路徑，就是一個門的輸出到另一個門的輸入的連接配接
• 組合邏輯電路，任一時刻的輸出狀态僅由該時刻的輸入信号決定

• 組合電路的兩種表示：

  1.n個輸入變量的2n種輸入組合，對應2n個輸出值，列真值表

  2.用m個邏輯函數描述，每個函數對應一個輸出變量

• 組合邏輯電路分析：三步，

  1.逐級寫輸出函數

  2.寫真值表

  3.分析電路邏輯功能（最 “難” 的一步，将真值表的情況描述一遍，再總結(。・∀・)ノ）

• 組合邏輯電路設計（分析的逆過程）：

  （原則：最簡電路）四步，

  1.列真值表 （四步中最難的）

  2.寫邏輯函數

  3.化簡（用卡諾圖）

  4.畫邏輯圖（邏輯圖和邏輯電路結構圖好像有些不一樣？還是一樣？😂）

• 規定必須要有：

  例如：

  表決電路中，設A、B、C為參加表決的三個輸入變量，F為表決結果，

  規定：A = 1，B = 1，C = 1，表示贊成；反之表示不贊成。F = 1表示多數贊成，即通過；反之表示不通過。

• 冒險：由競争導緻的錯誤輸出信号（對時序邏輯電路影響較大）

https://blog.csdn.net/qq_43763494/article/details/100943608----【記錄】數字邏輯知識點總結

• https://blog.csdn.net/qq_43763494/article/details/102018253----【BLOG OUTLINE】部落格大綱 (￣▽￣)"