摘要：近年來，關于“摩爾定律”即将走向終結的觀點大行其道，“後摩爾時代”早已成為業内的一大熱詞。随之而來的問題則是，如何在現有的工藝制程下，既能繼續提升晶片的性能，又能保持成本的不變或降低呢？對此，Chiplet與先進封裝技術被業界寄予厚望，希望能夠從另一個次元來延續摩爾定律的“經濟效益”。
近年來，關于“摩爾定律”即将走向終結的觀點大行其道，“後摩爾時代”早已成為業内的一大熱詞。随之而來的問題則是，如何在現有的工藝制程下，既能繼續提升晶片的性能，又能保持成本的不變或降低呢？對此，Chiplet與先進封裝技術被業界寄予厚望，希望能夠從另一個次元來延續摩爾定律的“經濟效益”。
一、推動摩爾定律的新路徑
衆所周知，摩爾定律是由英特爾創始人之一的戈登·摩爾（Gordon Moore）于半個世紀前提出來的。其内容為，“當價格不變時，內建電路上可容納的半導體的數目，約每隔18-24個月便會增加一倍。”
過去數十年來，半導體制程工藝都基本遵循着摩爾定律在持續推進，半導體的尺寸也在不斷的微縮，處理器性能在不斷增強的同時，成本保持不變，甚至還可以降低。但随着工藝制程節點繼續向着更小的5nm、3nm甚至是埃米級别推進，已經是越來越逼近實體極限，不僅推進的難度越來越高，所需要付出的代價也是越來越大。
比如，5nm及以下制程就必須要用到ASML的EUV光刻機，而一台EUV光刻機的售價就高達約1.5億美元，一座5nm晶圓廠的投資動辄上百億美元，5nm晶片的一次流片費用就高達上千萬美元。ASML新一代的可以用于2nm晶片制造的High-NA EUV光刻機，單台售價可能将高達3億美元。
是以，在幾年前，兩大晶圓代工廠聯電和格芯就相繼宣布放棄10nm以下的先進制程的研發。就連摩爾定律的頭号踐行者——英特爾在14nm向10nm推進，10nm向7nm的推進過程中均遭遇了嚴重的延宕。業界關于“摩爾定律放緩”或者“摩爾定律已死”的看法也是非常普遍。
不過，台積電、英特爾、三星等頭部的晶圓制造廠商，目前仍然在緻力于推動“摩爾定律”的延續。台積電和三星都計劃明年量産3nm。英特爾也在加速追趕，并提出了2024年量産20A（2nm）的目标。
台積電（南京）有限公司總經理羅鎮球表示，“台積電正在用我們的工藝證明了半導體工藝制程仍在持續在往前推進。台積電的7nm是在2018年推出的，5nm是在2020年推出的，我們在2022年會如期推出3nm的工藝，而且我們2nm的工藝也在順利研發中。未來可以繼續通過改變半導體的結構、引入新的材料等方式繼續推動半導體的效能優化。”
不過，“摩爾定律”并不僅僅是要在機關時間内提升半導體的數量，而且還需要保持價格不變或降低。但實際上，随着先進制程的持續推進，機關半導體所需要付出的成本降低的速度正在持續放緩。
根據之前英特爾公布的資料顯示，從成本方面來看，随着先進制程的推進，雖然晶片每平方毫米的成本是在不斷上升的，但是随着半導體密度的提升，同樣數量的半導體所占的晶片面積是在不斷下降的，是以總體上來看，機關數量的半導體的成本不僅沒有增長，而且是一直在下降的。比如英特爾的14nm和10nm工藝以及7nm工藝都将帶來半導體成本的下降，但是下降的幅度相比之前已經在加速放緩。
另外，研究機構IBS此前通過相關統計及預測給出的從16nm至3nm的機關數量的半導體成本對比，我們也可以看到，随着制程工藝的推進，機關數量的半導體成本的下降幅度在急劇降低。比如從16nm到10nm，每10億顆半導體的成本降低了23.5%，而從5nm到3nm成本僅下降了4%。
這也意味着，目前“摩爾定律”繼續推進所帶來的“經濟效益”正在銳減。而這才是問題的關鍵。
摩爾精英董事長兼CEO張競揚也表示：“摩爾定律其實有兩個解釋，一個是從技術層面的解釋，就機關面積半導體密度要翻倍；另外一個解釋就是，用同樣的錢要買到雙倍的算力，這個就是系統化的概念。其實客戶真正不是關心你的技術多先進，他是要關心怎樣花同樣的錢得到更好的性能。”
确實，對于使用者來說，需要的并不是摩爾定律帶來的每兩年半導體數量翻倍，而是整體的系統級性能的提升和成本的保持不變或降低。而系統層級的性能發揮，則是由可能是CPU/GPU/DSP/NPU等衆多計算單元，以及記憶體容量、帶寬、系統軟體等諸多環節綜合決定的。
是以，産業界近年來也提出了Chiplet、2.5/3D先進封裝等新的技術和方法學，希望從單純的依靠成本越來越高昂的的制程工藝的提升，來推動單個矽片上機關面積的半導體數量提升，轉變到通過成本相對可控的複雜的系統級晶片設計來提升整體的性能和功能，以實作系統級晶片的性能和成本關系繼續維持摩爾定律的“經濟效益”。
在2021新思科技全球使用者大會（SNUG World 2021）上，EDA大廠新思科技聯席CEO、創始人Aart de Geus提出的“系統摩爾定律（SysMoore）”概念，也正是基于這一背景。
所謂“SysMoore”，就是将提升內建度和複雜度的理念拓展到電子系統的每個環節，從矽晶圓、半導體、晶片、系統硬體到軟體和服務，每一個環節都可以為建構更複雜、性能更高、能耗更低而成本更優的産品做出貢獻，開發者不再隻依賴工藝和架構等少數幾個次元去實作性能和複雜度的指數型提升，将名額分散到不同環節去承擔之後，電子系統性能和功能複雜度增長曲線重回指數型增長軌迹。這與前面提到的，通過Chiplet、先進封裝等技術，從系統晶片層級去延續“摩爾定律”的經濟效益的理念不謀而合。
“機關面積半導體密度要翻倍這件事情，Chiplet和先進封裝都做不了，必須是靠制程工藝疊代。但是怎麼樣花同樣的錢得到更多的半導體數量和性能，這個就是Chiplet和先進封裝能做的事情。目前摩爾精英也在從事SiP封裝方面的工作。”張競揚說道。
二、什麼是Chiplet，優勢在哪？
Chiplet并不是一項新的技術，早在2015年，Marvell創始人周秀文（Sehat Sutardja）博士就在ISSCC 2015上提出MoChi（Modular Chip，子產品化晶片）概念。随後，AMD以實作性能、功耗和成本的平衡為目标，推行Chiplet設計， 并提出performance/W和performance/$衡量标準。
目前，主流系統級單晶片（SoC）都是将多個負責不同類型計算任務的計算單元，通過光刻的形式制作到同一塊晶圓上。比如，目前旗艦級的智能手機的SoC晶片上，基本都內建了CPU、GPU、DSP、ISP、NPU、Modem等衆多的不同功能的計算單元，以及諸多的接口IP，其追求的是高度的內建化，利用先進制程對于所有的單元進行全面的提升。
而“Chiplet”則是反其道而行之，它是将原本一塊複雜的SoC晶片，從設計時就先按照不同的計算單元或功能單元對其進行分解，然後每個單元選擇最适合的半導體制程工藝進行分别制造，再通過先進封裝技術将各個單元彼此互聯，最終內建封裝為一個系統級晶片組。
對于“Chiplet”，很多人将其稱之為“小晶片”。對此，芯原股份創始人、董事長兼總裁戴偉民博士認為，這個不精準，因為有的Chiplet并不小，目前業界還沒有一個統一的叫法，他認為叫“芯粒”相對準确一些。
戴偉民表示：“Chiplet有望解決目前半導體産業面臨四大難題：1、摩爾定律難以為繼；2、先進制程晶片的設計成本、複雜度大幅提升；3、市場需求更加多樣化，創新周期縮短；4、應用端對定制晶片的需求不斷提升。”
那麼Chiplet為何能夠解決這些問題呢？它的優勢是什麼？
首先，Chiplet可以大幅提高大型晶片的良率。目前在高性能計算、AI等方面的巨大運算需求，推動了邏輯晶片内的運算核心數量快速上升，與此同時，配套的SRAM容量、I/O數量也在大幅提升，使得整個晶片不僅半導體數量暴漲，晶片的面積也不斷增大。
比如，曾在2019年推出“全球最大”的AI晶片Wafer Scale Engine（以下簡稱“WSE”）的晶片初創公司Cerebras Systems于今年4月就推出了全新的WSE-2處理器，依然是基于一整張12吋晶圓制造，面積高達462.25平方厘米，制程工藝由台積電16nm工藝提升到了7nm工藝，這也使得WSE-2的半導體數量提高到了了驚人的2.6萬億個。
随着晶片面積的不斷增長，不僅增加了制造的難度，同時其固有的不良率所帶來的損失也越來越大。比如，一顆WSE-2晶片出現不良，就等于直接損失了一整片晶圓。
而透過Chiplet設計，則可将超大型的晶片按照不同的功能子產品切割成獨立的小晶片，進行分開制造，這樣不僅可以有效改善良率，同時也能夠降低因為不良率而導緻的成本增加。
其次，Chiplet可以降低設計的複雜度和設計成本。随着先進制程的不斷推進，基于越先進的工藝制程來設計晶片，其面臨的複雜度和設計難度也将大幅提升，同時設計成本也将直線上升。如果晶片設計出來，沒有足夠的出貨量的話，無疑将面臨巨大的損失。如果在晶片設計階段，就将大規模的SoC按照不同的功能子產品分解為一個個的芯粒，那麼部分芯粒則可以做到類似子產品化的設計，而且可以重複運用在不同的晶片産品當中。這樣可以極大降低晶片設計的難度和設計成本，同時也有利于後續産品的疊代，加速産品的上市周期。
對此，戴偉民也提出了“IP晶片化”的概念，即一些半導體IP核以矽片的形式提供，IP即是芯粒，旨在以芯粒形式實作IP的“即插即用”和“重複利用”，以解決原有先進制程工藝晶片面臨的性能與成本的沖突，并降低較大規模晶片的設計時間和風險，實作從SoC中的IP到SiP封裝中以獨立的芯粒形式呈現的IP。
對于很多SoC廠商來說，原來設計一款大型的SoC晶片時，需要将大量第三方IP與自己的IP整合到一起，形成一個統一的SoC，然後采用同一個制程工藝進行制造。而如果采用Chiplet模式，那麼隻需設計自己的核心的“芯粒”，通過合适的制程工藝制造即可，其他的芯粒不需要自己進行設計、制造，也不需要與自己核心“芯粒”所選擇的制程工藝進行綁定，晶片設計廠商可以直接選擇第三方的基于适合的工藝制程的以“芯粒”形式提供的IP，然後再通過先進封裝技術将芯粒封裝在一起，就可以了。這樣可以極大的降低晶片設計難度，提升靈活性和效率。
第三，降低晶片制造的成本。前面提到，一顆SoC當中，有着不同的計算單元，同時也有SRAM、各種I/O接口、模拟或數模混合元件，這其中主要是邏輯計算單元通常依賴于先進制程來提升性能，而其他的部分對于制程工藝的要求并不高，有些即使采用成熟工藝，也能夠發揮很好的性能。是以，将SoC進行Chiplet化之後，不同的芯粒可以根據需要來選擇合适的工藝制程，來分開制造，然後再通過先進封裝技術進行組裝，不需要全部都采用先進的制程在一塊晶圓上進行一體化制造，這樣可以極大的降低晶片的制造成本。
正由于Chiplet有着諸多的優勢，近年來，AMD、賽靈思、英特爾等大型晶片廠商都有開始在相關産品當中采用Chiplet架構。
以AMD為例，其在2019年推出的Zen 2産品線中全面采用Chiplet架構，其晶片設計最大的特色為将 I/O子產品與邏輯運算子產品分離，I/O子產品繼續延用12nm工藝，而邏輯運算子產品則是采用7nm工藝。
再比如，今年8月英特爾推出的擁有1000億顆半導體的超大規模晶片——Ponte Vecchio，這款迄今為止最複雜的晶片就采用了Chiplet架構，将整個47個不同功能的單元，通過不同的制程工藝進行制造（比如，Ponte Vecchio的每個計算單元當中Xe-Core是基于台積電5nm工藝，但是Xe鍊路單元則是由台積電7nm工藝制造），然後再通過英特爾的Foveros 3D技術封裝在了一起。
有分析顯示，如果一顆大型的7nm晶片采用Chiplet架構進行設計，其成本相比原來可以降低25%以上。
另外，也有市場研究公司認為，相較傳統的SoC設計，Chiplet能減少整體制造成本達近50%之多，且這一成本優勢在計算核心數量越多的産品當中表現得更為明顯。
除了傳統的HPC市場之外，戴偉民認為，Chiplet非常适合汽車自動駕駛晶片。因為現在的汽車自動駕駛晶片對于算力要求非常高，晶片的面積很大，成本很高，用Chiplet來做，不僅可以降低設計難度、提升良率、降低設計和制造成本，更為關鍵的是還能夠提供更高的安全性和快速疊代。
“汽車晶片對于安全性要求非常高，車規級的認證周期又非常的長，而Chiplet是将一個大晶片分解成很多的芯粒，即使有一兩個芯粒發生問題，但是其他的可能仍然是可以正常工作的。而傳統的大晶片一旦發生故障，直接當機這是很危險的。另外，大晶片設計周期長，每一此疊代都需要重新做車規級認證，但是如果采用Chiplet設計，那麼每一次疊代隻需要更換或者多加幾個核心的芯粒即可實作，這樣可以在保障安全性的前提下實作快速疊代。”戴偉民解釋道。
三、Chiplet面臨的難題
雖然Chiplet有着諸多的好處，但是要充分發揮其效力，仍面臨着諸多需要解決的難題和挑戰。
1、先進封裝技術是關鍵
對于Chiplet來說，最為關鍵還是在于先進封裝技術，使得每個“Chiplet”高速互聯在一起，整合成一個系統級晶片。
雖然目前應用廣泛的SiP (System in Packaging, 系統級封裝)技術也是通過不同元件間的整合與封裝，但是Chiplet對于封裝技術的要求更高，因為每顆芯粒之間需要高密度的互聯，才能實作類高速的互聯，達到類似原來單個大晶片中各個功能子產品間的信号傳輸速度。
目前頭部的IDM廠商、晶圓代工廠以及封測代工（OSAT）業者都在積極推動不同類型的先進封裝技術，以搶占這塊市場。目前來看，可應用于Chiplet的封裝解決方案主要是2.5D和3D封裝。
其中，2.5D封裝技術發展已經非常成熟，并且已經廣泛應用于FPGA、CPU、GPU等晶片當中，近年來，随着Chiplet架構的興起，2.5D封裝也成為了Chipet架構産品主要的封裝解決方案。其最大特色是采用Interposer (中介層) 做為整合媒介，主要用來做為放置于其上的小晶片們間的通訊互聯，以及晶片們與載闆間的聯結。
此外，還有HD-FO (High density Fan-out) 封裝技術，目前雖仍僅應用在較基礎的異質元件整合 (如邏輯IC與HBM的整合)，但随技術持續進步搭配其低成本優勢，未來可能有機會進一步成為Chiplet采用者的另一封裝選擇。
不過，總的來說，全新的3D封裝技術更适合于Chiplet，3D封裝能夠幫助實作3DIC，即芯粒間的堆疊和高密度互聯，可以提供更為靈活的設計選擇。但是，3D封裝的技術難度也更高，目前主要有英特爾和台積電掌握3D封裝技術并有商用。
早在2017年英特爾就推出了EMIB(Embedded Multi-Die Interconnect Bridge，嵌入式多核心互聯橋接)封裝技術相結合，可以将不同類型、不同制程的小晶片IP以2.5D的形式靈活組合在一起，形成一個類似SoC的結構。
在2018年年底的Intel架構日活動上，英特爾又推出了業界首創的3D邏輯晶片封裝技術——Foveros 3D，它可實作在邏輯晶片上堆疊不同制程的邏輯晶片。以前隻能把邏輯晶片和存儲晶片連在一起，因為中間的帶寬和資料要求要低一些。而Foveros 3D則可以把不同制程的邏輯晶片堆疊在一起，裸片間的互聯間隙隻有50μm，同時可保證連接配接的帶寬足夠大、速度夠快、功耗夠低，而且3D的堆疊封裝形式，還可以保持較小的面積。今年7月，英特爾還宣布計劃推出Foveros Direct技術，可以實作10微米以下的凸點間距，使3D堆疊的互連密度提高一個數量級。
此前，英特爾封裝研究事業部元件研究部首席工程師Adel Elsherbini在接受芯智訊采訪時就曾表示，英特爾的3D封裝技術，能夠幫助晶片設計廠商将從SoC片上系統分解出來的具備不同功能屬性的小晶片高速連接配接起來，并整合在同一封裝裡，通過這種方法可以實作接近于單晶片的性能和功能。
除了英特爾之外，台積電在2.5/3D封裝技術方面也布局已久。
台積電（南京）有限公司總經理羅鎮球告訴芯智訊，在2.5/3D封裝方面，台積電已經布局了超過10年。目前，台積電已将先進封裝相關技術整合為“3DFabric”平台，針對前段的整合晶片系統（SoIC），針對後段封裝的整合型扇出（InFO）以及CoWoS系列家族。
羅鎮球告訴芯智訊芯智訊：“如果在一些晶片公司的釋出會上，看到他的封裝面積大于20mm×20mm，那麼它很有可能采用台積電2.5D封裝或者3D封裝技術做出來的。未來大家會持續看到更多采用台積電3D封裝技術的産品，不僅面積更小，性能也更強。”
三星也在力推其2.5/3D封裝技術。三星很早就推出了2.5D封裝技術I-Cube，可将一個或多個邏輯晶片（如CPU、GPU 等） 和多個存儲晶片（如高頻寬存儲器、HBM） 整合連結放置在矽中介層（ Interposer） 的頂部，進一步使多個晶片為整合為單個元件工作。2020年8月，三星又宣布推出了新一代3D封裝技術——X-Cube，基于TSV矽穿孔技術将不同晶片堆疊，比如可以将SRAM堆疊到晶片上方，釋放了占用空間，可以堆疊更多記憶體晶片，目前已經可以用于7nm及5nm工藝。
目前，國内的IDM、晶圓代工廠以及封測代工廠也在積極的布局2.5D/3D封裝技術，不過進度相比國外廠商要相對落後。比如，國内的封測大廠——長電科技也正在大力推動其2.5D封裝技術的量産。
2、設計與驗證工具
首先，對于晶片設計來說，雖然無需再去設計複雜的大晶片，但是将SoC分解Chiplet化，并将其整合到一個2.5/3D封裝當中，會帶來系統複雜度的大幅提升，會帶來較大的系統設計和驗證方面的挑戰。
相對原有的2D單晶片來說，設計和封裝是完全獨立的。而Chiplet與2.5/3D封裝結合，其内部各個芯粒可能采用的是不同的制程工藝，不同架構，同時還需要加入高速互聯總線，接口IP、HBM記憶體，各個子產品可能還需要用到不同的材料進行互聯，是以，在晶片設計的時候，就需要将内部封裝的各個子產品看成一個整體的系統，需要一開始就要考慮到整個系統層級的設計和優化。
特别是對于3DIC來說，從外部來看，其内部就是一個“黑箱子”，測試探針隻能通過表面的一些點來或許有限的資料量，這也給對于3DIC的分析測試帶來了很大的挑戰。
新思科技中國區副總經理許偉向芯智訊介紹稱：“随着晶片制造技術不斷接近實體極限，晶片的布局設計——異構內建的3DIC先進封裝已經成為延續摩爾定律的最佳途徑之一。但是3DIC作為一個新的領域，之前并沒有成熟的設計分析解決方案，使用傳統的脫節的點工具和流程對設計收斂會帶來巨大的挑戰，而對信号、電源完整性分析的需求也随着垂直堆疊的晶片而爆發式增長。”
Cadence中國區總經理汪曉煜也表示：“3DIC當中有很多的挑戰，把不同的芯粒通過2.5/3D封裝整合在一起，需要将其視為一個完整的系統，要實作一體化的設計仿真。要考慮到裡面的信号完整性、熱功耗、持續的收斂、實體驗證等等，這些全部都是挑戰。”
對此，新思科技、Cadence、西門子EDA等頭部的EDA廠商也紛紛進行了相應的布局。
2020年8月，新思科技推出了3DIC Compiler平台，可在單一封裝中實作複雜的2.5D和3D多晶粒系統(multi-die system)的設計與整合。同時，新思科技還聯合芯和半導體共同推出了業界首個用于3DIC多晶片系統設計分析的統一平台，将國産EDA廠商芯和半導體的2.5D/3DIC先進封裝分析方案Metis與新思 3DIC Compiler現有的設計流程無縫結合，為客戶建構了一個完全內建、性能卓著且易于使用的環境，提供了從開發、設計、驗證、信号完整性仿真、電源完整性仿真到最終簽核的3DIC全流程解決方案。突破了傳統封裝技術的極限，能同時支援晶片間幾十萬根資料通道的互聯。
2021年10月，Cadence也推出了業界首款完整的高容量3D-IC平台，将設計規劃、實體實作和系統分析統一內建于單個管理界面中。Integrity 3D-IC平台支援了Cadence第三代3D-IC解決方案，客戶可以利用平台內建的熱、功耗和靜态時序分析功能，優化受系統驅動的Chipet的功耗、性能和面積目标（PPA）。
汪曉煜表示：“我們認為這是一個劃時代的産品，是業界第一款真正意義上的一體化3DIC設計開發平台。之前有很多方案，是把每家公司不同的解決方案拼在一起。而我們這個方案，裡面全部都是我們的工具，有模拟、有數字，有PCB，有封裝，還有這兩年推出來的系統集仿真分析工具、多實體場分析工具，有3DEM、熱功耗、收斂分析，這個平台會上升為統一的資料庫工作。”
雖然西門子EDA（前Mentor）目前并未正式推出專門針對3DIC的EDA工具平台，但是西門子EDA很早就開始了在3DIC解決方案上的布局。
西門子EDA全球副總裁兼中國區總經理淩琳對芯智訊表示，早在七八年前，西門子EDA就有為客戶的2.5D、3D的異構內建封裝提供很多EDA工具上的支援。而目前的3DIC多晶片系統更是模糊了IC和PCB設計技術之間的界限。
“西門子EDA不僅是全球前三的IC設計工具廠商，同時還是全球最大的PCB設計工具廠商，不管基于闆集或者基于矽基上面做2.5D或者3D的堆疊，我們都能夠很好的支援。并且早在七八年前，我們就已經推出了相應的工具給設計和生産企業使用。兩年前，我們也有支援AMD的ChipletCPU GPU在台積電量産。”淩琳說道。
相對于三大EDA頭部廠商在3DIC設計驗證工具上相繼推出各類強大産品，國産EDA廠商雖然在技術實力和體量上都相對落後，但是也在積極的布局3DIC市場。
比如前面提到的國産EDA廠商芯和半導體就有推出2.5D/3DIC先進封裝分析方案Metis，并且獲得了新思科技的認可，并且雙方還在這方面達成了深度合作。
國産EDA廠商芯華章科技産品和業務規劃總監楊晔認為：“從前端設計和驗證的角度來看，chiplet也需要一個‘EDA for Chiplet’的設計和驗證流程，以及配套工具。目前的SoC在設計階段就能搭建出系統原型進行功能功耗等驗證，如果用chiplet，EDA廠商、chiplet廠商和晶片廠商之間如何配合，會是chiplet發展的新挑戰之一。目前芯華章已經開始了一些布局，不過首先看的方向是存儲領域。”
另一家國産EDA廠商廠鴻芯微納CTO王成宇也表示，“後摩爾時代，Chiplet是一個重要方向，如果我們之注重眼前，不去早一點布局的話，可能一覺醒來市場已經轉了。而且本身跟我們合作的一些客戶，也有這方面的需求，是以我們很早就開始了布局。”
“我們初步計劃會分成兩步走，第一個是做Die跟Die之間的堆疊，會有基本的像3DIC時序分析能力，還有Die跟Die之間的連接配接的模型怎麼去搭建的能力，這個是第一步；第二步是系統級的優化，實作更好的性能效果，這個會涉及到從平面到3D的布局布線。之後，我們會提供數字後端的工具、功耗分析工具、EMR的分析工具等等。”王成宇介紹到。
3、Chiplet之間的互聯與标準
Chiplet是将原有的系統單晶片打散成多個獨立的芯粒，而要把這些芯粒通過先進封裝技術整合到一起之後，還需要能夠高速互聯起來，而怎麼去實作各個芯粒之間高速互聯，則是需要解決的難題。
比如Marvell在推出子產品化晶片架構時采用了Kandou總線接口；NVIDIA推出的用于GPU的高速互聯NV Link方案；英特爾免費向外界授權的AIB進階接口總線協定；台積電也有TSMC和Arm合作搞了LIPINCON協定；AMD也有Infinity Fabrie總線互聯技術，以及用于存儲晶片堆疊互聯的HBM接口等等。
可以看到，目前這些都是頭部的晶片設計公司在推動自己的高速互聯協定标準，而且主要也是用在自家的晶片上。但是，随着Chiplet逐漸發展，未來來自不同廠商的芯粒之間的互聯需求，必然會爆發。特别是對于IP廠商來說，其商業模式可能會由賣IP轉向“IP晶片化”即IP就是“芯粒”。
是以，近年來也有不少行業組織、研究機構以及企業在積極推動Chiplet的标準。
比如，在2018年10月，開放計算項目（OCP）啟動了一個名為開放領域特定架構（ODSA）的新團隊，其目标是制定Chiplet開放标準，促進Chiplet生态系統，催生低成本的SoC替代方案。
2019年，美國的DARPA（美國國防部進階研究計劃局）也推出了“CHIPS”項目。該項目的願景是建立由獨立子產品化的、可重用的IP塊組成的全行業生态系統，可以使用現有的和新興的內建技術将這些IP塊組裝到系統中。
另據了解，目前國内也有相關廠商在推動做中國的Chiplet标準。
戴偉民告訴芯智訊：“我覺得Chiplet就是要大家都能夠互相連接配接，這其中标準當然非常的重要，但是如果我們關起門來做自己的Chiplet标準，這可能會誤入歧途。因為做标準的出發點就是讓大家能夠更好的連接配接，而是不形成各種不同的标準，人為造成互相連接配接的不通暢。是以，這個标準需要整個業界達成一個共識，即使有不同的标準，也需要做到相容。因為越先進的制程的Chiplet，做好之後，如果要重新改，這個成本是巨大的。”
“關于Chiplet生态問題，我認為我們即使要做自己的标準，也需要相容外部的生态。我們公司也有自己的Chiplet協定，前一段時間英特爾也來找我們，希望我們能相容英特爾的AIB協定，因為我們那套方案正好也是并行的（Chiplet有串行和并行的方案）。如果我們能夠相容AIB協定的話，比如一些FPGA的使用者，因為他們會在新的FPGA上面支援AIB的接口，如果我們有相容性，就可以讓使用者實作ASIC和FPGA的互聯。是以，我們也覺得需要相容更多的生态，要讓晶片之間能夠更好的實作高速互聯，不應該抱着很封閉的心态做這個事情。”某國産半導體IP廠商技術負責人對芯智訊說道。
4、測試
對于Chiplet來說，将一顆大的SoC晶片拆分成多個芯粒，相比單個大的SoC可以更好的提升Chiplet的良率，但是這也會帶來更多的測試工作。衆多的芯粒的測試需要在晶圓階段完成，這就需要更多的探針來同時完成測試。
在12月底的SEMICON TAIWAN 2021線上論壇上，英特爾創新科技前總經理謝承儒也表示，以目前晶片複雜程度與更複雜的封裝等，需要相對應測試技術。這就像閉眼在森林中跑步一樣，會非常困難。Chiplet的挑戰對于探針卡來說，為了維持最終良率更高一個系統晶片分拆四個小晶片的測試必須在晶圓測試段完成，有需要更多探針卡同時完成測試。
謝承儒還提到，異質整合的Chiplet比單一晶片制造變數更多，需要晶圓測試段更精确分類測試，避免最終性能降低，這需要産業一起努力克服。
編輯：芯智訊-浪客劍