文︱郭紫文
圖︱泰瑞達
晶片從設計到制造，再到封裝測試，點沙成金的過程中耗費了大量的人力物力财力，每一個環節的品質、性能、良率都需要嚴格把控。衆所周知，單純的晶片測試并不能為晶片增加功能，也不能提升晶片性能。但晶片測試卻貫穿于半導體研發到量産的全部流程，成為半導體制造無法繞開的一環。晶片測試主要包括晶圓測試CP和成品測試FT，通過測試，廠商能夠及時發現晶片設計制造問題，進而提高晶片生産良率，保證出貨品質。
在半導體測試裝置市場中，ATE測試裝置占據了半導體測試裝置的三分之二。其中，以泰瑞達（TERADYNE）和愛德萬測試的技術實力最為強勁，掌控着全球半導體測試裝置90%的市場佔有率。泰瑞達技術積累雄厚，擁有完整的半導體測試解決方案，持續保障晶片品質，降低客戶測試成本。據泰瑞達銷售副總經理黃飛鴻介紹，面向SoC測試，泰瑞達已經推出了多款測試平台，包括J750、UltraFLEX、EAGLE TEST SYSTEM等多個系列的測試裝置。
在黃飛鴻看來，一定程度上，測試時間就等同于測試成本。是以，如何提升晶片測試效率，降低測試成本，已經成為目前半導體市場亟待解決的難題。在UltraFLEX測試裝置的基礎上，泰瑞達推出了UltraFLEXplus，采用了全新PACE架構，結合IG-XL軟體，為半導體測試市場又添利器。
晶片工藝持續下探，測試挑戰日益突顯
從半導體制程工藝的演進過程來看，可大緻将其分為三個時代。可以看到，從1990年至2025年，半導體工藝逐漸從0.8um下探至3nm甚至2nm，随着半導體工藝不斷演進，晶片尺寸越來越小，片上半導體內建度也越來越高。這就意味着晶片上內建了更多的模拟、資料傳輸和接口功能。相應地，晶片測試技術也随之不斷演進，以滿足日趨複雜的晶片功能需求。
“先進工藝的演進帶來了測試時間的增加。”黃飛鴻指出，日趨龐大的晶片規模持續拉高了晶片設計複雜度，對于SCAN、BIST、标準化接口等測試需求也随之提高。以處理器晶片為例，SCAN和BIST測試是檢驗工藝成熟度的标準，工藝尺寸越小，測試時間越長。而對于模拟和射頻晶片來說，Trimming測試則占據了越來越多的時間。
此外，單工位測試嚴重拖慢了晶片測試速度，拉長了測試時間，進而導緻測試成本在整體晶片售價中占比很高。先進工藝越往下探，對測試裝置并行測試能力的要求就越高。而在工藝下探至10nm以下，半導體數量增速已經遠超過晶片測試技術的更新速度，接口闆與測試工位也不可能無限制增加，ATE測試裝置面臨着新一輪挑戰。
“另一個（ATE測試裝置面臨的）挑戰是，随着工藝尺寸縮減至10nm及以下，晶圓初次量産的良率不斷下降。”黃飛鴻表示，單晶片尺寸（die size）則從原來的200mm2增大到800mm2，相應失效密度也在不斷提高。對于800mm2的die size，10nm工藝下，晶圓初次量産良率還不足10%。
底層架構更新，為晶片測試降本增效
面對複雜度更高的手機、處理器、射頻等晶片，泰瑞達推出了UltraFLEXplus高性能SoC測試平台。在UltraFLEX系列測試平台的基礎之上，該平台對探測器接口闆進行了全新設計，并首次采用了PACE多控制器架構。“從J750到UltraFLEX，再到UltraFLEXplus，泰瑞達采用了統一的軟體平台IG-XL。”在黃飛鴻看來，這也是泰瑞達最大的競争優勢，測試程式可全面相容，直接提高了工程師開發效率。
差別于前代接口闆設計，UltraFLEXplus采用全新Broadside技術，接口闆尺寸增大，PCB層數将大幅縮減20%。“若PCB層數很多，加工難度将會帶來更大的失效率。”另一方面，全新的接口闆管腳呈對稱分布，布局布線更加清晰，有效減少了繞線長度，能夠有效減少PCB闆卡設計要求，大幅提高信号完整性和電源完整性，并行測試能力也随之提高。
“PACE多控制器架構是UltraFLEXplus測試平台獨有架構，能夠将算力下放，提升處理效率。”黃飛鴻表示，PACE架構通過中間工作站主要，将算力全部下放至每塊闆卡上，由每塊闆卡獨立CPU來執行指令和測量計算。此外，UltraFLEXplus搭載了第三代數字闆卡，采用開放式、可更新、分布式計算等架構，能夠整體提高測試效率，結合IG-XL軟體平台，縮減了20%的工程開發時間，能夠在更少時間内開發出更優化的測試程式。
寫在最後
據黃飛鴻介紹，UltraFLEX測試平台全球裝機量已經達到5000套，而IG-XL軟體平台裝機也超過了12000套。自2020年以來，UltraFLEXplus全球裝機量也已經接近600套，已經在兩家主要晶圓代工廠以及5家OSAT安裝使用。泰瑞達具備豐富的市場驗證經驗，UltraFLEXplus新平台釋出一年半時間内，已經獲得了主要客戶的廣泛好評，應用在數字計算晶片領域。