一位全加器

一、實驗原理與目的

1. 實驗目的：使用vhdl設計出來一個一位全加器。
2. 實驗原理：本實驗的原理是利用兩個一位的半加器來組成一個一位的全加器。在程式設計中，利用元件化的思想來調用兩個功能比較簡單的半加器來實作功能稍加複雜的全加器。而一位半加器的設計思想就是利用真值表來進行設計即可。

二、實驗代碼

**代碼分析：**實驗代碼由三部分組成，第一部分是使用真值表來描述一個半加器，有兩個輸入端a，b和兩個輸出端co，so；第二部分是或門的邏輯描述，是進位的輸出端；第三部分是頂層的設計描述，綜合兩個部分，執行個體化出來兩個半加器組成一個一位半加器，或們來實作進位。

三、原件圖展示

四、測試波形

1. 仿真之前設定的波形

   

2. 仿真之後的波形

   

   仿真結果分析：
   1. 第一段0到160，此時三個輸入端均為一，那麼相加之後的結果是3，那麼就是11，cout和sum都是1。
   2. 第二段從160到320，此時三個輸入端都是0，那麼輸出也應該是0，那麼cout和sum都是0.
   3. 第三段三個輸入端是1，1,0，那麼輸出的應該是2，産生進位，sum為0，cout是1.
   4. 最後一段是三個輸入端是0,1，1，那麼進位端cout為1，sum為0.