【Verilog】組合邏輯（補碼轉換和七段譯碼邏輯設計）

給定一個數，求其補碼

module comp_conv(a,a_comp);
input[7:0]      a;
output[7:0]     a_comp;

wire[6:0]       b;
wire[7:0]       y;//負數的補碼

assign           b = ~a[6:0];
assign           y[6:0] = b+1;
assign           y[7] = a[7];

assign     a_comp = 
           a[7] == 1 ? y:a; 

endmodule
           

module test(
    );
reg[7:0]    a_in;
wire[7:0]   y_out;       //  檢視的話，定義成wire型
comp_conv   f(.a(a_in),.a_comp(y_out));
initial begin
        a_in <= 0;
        #3000 $stop;
end
always #10 a_in <= a_in + 1;
endmodule
           

always #10 a_in <= a_in + 1;一定要注意加粗部分，否則電腦直接運作黑屏。

上面功能子產品可以使用拼接的方法

module comp_conv(a,a_comp);
input[7:0]      a;
output[7:0]     a_comp;


wire[7:0]       y;//負數的補碼

assign          y = {a[7],~a[6:0]+1};//利用拼接方法

assign     a_comp = 
           a[7] == 1 ? y:a; 

endmodule
           

七段數位管譯碼器

module seg_dec(num,a_g);
input[3:0] num;
output     a_g;
reg[6:0]   a_g;
always @(num)begin
    case(num)
        4'd0:begin a_g <= 7'b111_1110;end
        4'd1:begin a_g <= 7'b011_0000;end
        4'd2:begin a_g <= 7'b110_1101;end
        4'd3:begin a_g <= 7'b111_1001;end
        4'd4:begin a_g <= 7'b011_0011;end
        4'd5:begin a_g <= 7'b101_1011;end
        4'd6:begin a_g <= 7'b101_1111;end
        4'd7:begin a_g <= 7'b111_0000;end
        4'd8:begin a_g <= 7'b111_1111;end
        4'd9:begin a_g <= 7'b111_0011;end
        default:   a_g <= 7'b000_0001;
    endcase
end

endmodule
           

編碼器及七段譯碼器設計及仿真

練習題

Verilog程式設計練習之hdlbit

問題集

答案

HDLBits系列彙總（Verilog專題）