一位全加器

一、实验原理与目的

1. 实验目的：使用vhdl设计出来一个一位全加器。
2. 实验原理：本实验的原理是利用两个一位的半加器来组成一个一位的全加器。在程序设计中，利用组件化的思想来调用两个功能比较简单的半加器来实现功能稍加复杂的全加器。而一位半加器的设计思想就是利用真值表来进行设计即可。

二、实验代码

**代码分析：**实验代码由三部分组成，第一部分是使用真值表来描述一个半加器，有两个输入端a，b和两个输出端co，so；第二部分是或门的逻辑描述，是进位的输出端；第三部分是顶层的设计描述，综合两个部分，实例化出来两个半加器组成一个一位半加器，或们来实现进位。

三、原件图展示

四、测试波形

1. 仿真之前设置的波形

   

2. 仿真之后的波形

   

   仿真结果分析：
   1. 第一段0到160，此时三个输入端均为一，那么相加之后的结果是3，那么就是11，cout和sum都是1。
   2. 第二段从160到320，此时三个输入端都是0，那么输出也应该是0，那么cout和sum都是0.
   3. 第三段三个输入端是1，1,0，那么输出的应该是2，产生进位，sum为0，cout是1.
   4. 最后一段是三个输入端是0,1，1，那么进位端cout为1，sum为0.