一、一些概念
1.單周期CPU
指令周期：CPU從記憶體取出一條指令并執行這條指令的時間總和。
CPU周期：又稱機器周期，CPU通路一次記憶體所花的時間較長，是以用從記憶體讀取一條指令字的最短時間來定義。
時鐘周期：通常稱為節拍脈沖或T周期。一個CPU周期包含若幹個時鐘周期。
指令周期>CPU周期>時鐘周期。
單周期CPU：取出并執行一條指令在一個時鐘周期内完成，即一條指令用一個周期。MIPS就是一個單周期CPU。
2.MIPS指令格式和通用寄存器定義
MIPS所有的指令均為32位，MIPS指令的三種格式如下（op是指令碼）：
R類型指令的op為0，具體操作由func指定。rs和rt是源寄存器号，rd是目的寄存器号。隻有移位指令使用sa來指定移位位數。I型指令的低16位是立即數，計算時要把它擴充到32位。依指令的不同，有零擴充和符号擴充兩種。零擴充是把32位的高16位置成0；符号位擴充是把高16位的每一位置成與立即數最高為相同的值，即保持立即數的正負符号不變。J型指令的指令格式最簡單，右邊的26位是字位址，用于産生跳轉的目的位址。
MIPS指令中的寄存器号（rs、rt和rd）有5位，是以它能通路2^5=32個寄存器。下表列出了這32個寄存器的名稱和用途。
| 寄存器名 | 寄存器号 | 用途 |
|---|---|---|
| $zero | 常數0 | |
| $at | 1 | 彙編器專用 |
| v 0 v0~ v0 v1 | 2~3 | 表達式計算或者函數調用的傳回結果 |
| a a~ a a3 | 4~7 | 函數調用參數1~3 |
| t 0 t0~ t0 t7 | 8~15 | 臨時變量，函數調用時不需要儲存和恢複 |
| s 0 s0~ s0 s7 | 16~23 | 函數調用時需要儲存和恢複的寄存器變量 |
| t 8 t8~ t8 t9 | 24~25 | 臨時變量，函數調用時不需要儲存和恢複 |
| k 0 k0~ k0 k1 | 26~27 | 作業系統專用 |
| $gp | 28 | 全局變量指針（Global Poiner） |
| $sp | 29 | 堆棧指針（Stack Pointer） |
| $fp | 30 | 幀指針（Frame Pointer） |
| $ra | 31 | 傳回位址（Return Address） |
注意：
①0号寄存器的内容永遠是0。
②32号寄存器用來儲存傳回位址。
上表雖然給出了使用這些寄存器的一些約定，但除了以上兩點，這些寄存器并無本質的差別。是以，描述這些寄存器時可以不使用帶有$的寄存器名，可以直接在r後面加寄存器号：r0，r1，…，r31。
二、MIPS CPU
框圖：
IF是取指子產品（Instruction Fetch），ID是譯碼子產品，InstMen是指存（指令存儲器）子產品，是一個Rom晶片，RagFile是寄存器堆，EX子產品是執行指令，包括寫指令（用來做運算，可以認為是ALU）。
I型指令的執行過程：
IF的pc将指令的位址送入InstMem（指存）中，讀取相應指令，pc每過一個clk就會自加4（這個過程在IF裡完成），指向下一個指令。取出的指令送到ID ，ID将源寄存器的位址給regaAddress，将目的寄存器的位址給regcAddress（在I型指令中是這樣，其他指令裡就不一定了）,将ID中的regaAddress和regaRd（讀信号）送給RegFile，然後讀取資料RegFile中的regaData，将RegFile的regaData送給ID的regaData_i，regaData_i會作為ID的regData送給EX。指令中的立即數也是可以在ID中直接獲得的，當regaRd無效時，就會将立即數的值進行擴充，然後送給regaData。
而運算的功能是EX子產品來做的，是以ID讀取資料完成後，将資料regaData，和目的寄存器位址送給EX，op是操作碼，用來決定将進行何種操作，也送給EX。EX獲得資料和操作碼後就進行運算，運算後的結果存到regcData中，運算的結果也是要寫進RegFile中的，是以EX将regcData，regcAddr（要寫入的位址）和regcWr（寫信号）送給RegFile，将資料寫入寄存器堆儲存起來，到這裡這條I型指令就執行完了。
紅色的線是IF要做的事，藍色的是ID要做的事，綠色的是EX要做的事。
三、代碼設計
IF、ID、EX和RegFile都是子子產品，我們需要寫一個MIPS子產品調用這幾個子子產品，InstMem是一個單獨的子產品，是在MIPS外面，MIPS和InstMem相結合就組成了一個更高一級的子產品，稱作Soc，我們可以寫一個Soc子產品調用MIPS和InstMem。
I型指令很多，這裡隻舉ori、addi、andi和xori指令的實作，每個子產品可以參照子產品圖進行了解。
①define.v
`define RstEnable 1'b1
`define RstDisable 1'b0
`define RomEnable 1'b1
`define RomDisable 1'b0
`define RamWrEnable 1'b1
`define RamWrDisable 1'b0
`define Zero 32'b0
`define Valid 1'b1
`define Invalid 1'b0
`define Inst_addi 6'b001000
`define Inst_andi 6'b001100
`define Inst_ori 6'b001101
`define Inst_xori 6'b001110
`define Inst_lui 6'b001111
`define Or 6'b000001
`define Add 6'b000010
`define And 6'b000100
`define Xor 6'b000101
`define Nop 6'b000000
`define Or 6'b000001
②IF.v
`include "define.v"
module IF(
input wire clk,
input wire rst,
output reg romCe,
output reg [31:0] pc
);
[email protected](*)
if(rst == `RstEnable)
romCe = `RomDisable;
else
romCe = `RomEnable;
[email protected](posedge clk)
if(romCe == `RomDisable)
pc = `Zero;
else
pc = pc + 4;
endmodule
③ID.v
`include "define.v"
module ID (
input wire rst,
input wire [31:0] inst,
input wire [31:0] regaData_i,
input wire [31:0] regbData_i,
output reg [5:0] op,
output reg [4:0] regaAddr,
output reg [4:0] regbAddr,
output reg [4:0] regcAddr,
output reg [31:0] regaData,
output reg [31:0] regbData,
output reg regaRd,
output reg regbRd,
output reg regcWr
);
wire [5:0] inst_op = inst[31:26];
reg [31:0] imm;
[email protected](*)
if(rst == `RstEnable)
begin
op = `Nop;
regaRd = `Invalid;
regbRd = `Invalid;
regcWr = `Invalid;
regaAddr = `Zero;
regbAddr = `Zero;
regcAddr = `Zero;
imm = `Zero;
end
else
case(inst_op)
`Inst_ori:
begin
op = `Or;
regaRd = `Valid;
regbRd = `Invalid;
regcWr = `Valid;
regaAddr = inst[25:21];
regbAddr = `Zero;
regcAddr = inst[20:16];
imm = {16'h0, inst[15:0]};
end
`Inst_addi:
begin
op = `Add;
regaRd = `Valid;
regbRd = `Invalid;
regcWr = `Valid;
regaAddr = inst[25:21];
regbAddr = `Zero;
regcAddr = inst[20:16];
imm = {16'b0,inst[15:0]};
end
`Inst_andi:
begin
op = `And;
regaRd = `Valid;
regbRd = `Invalid;
regcWr = `Valid;
regaAddr = inst[25:21];
regbAddr = `Zero;
regcAddr = inst[20:16];
imm = {16'b0,inst[15:0]};
end
`Inst_xori:
begin
op = `Xor;
regaRd = `Valid;
regbRd = `Invalid;
regcWr = `Valid;
regaAddr = inst[25:21];
regbAddr = `Zero;
regcAddr = inst[20:16];
imm = {16'b0,inst[15:0]};
end
default:
begin
op = `Nop;
regaRd = `Invalid;
regbRd = `Invalid;
regcWr = `Invalid;
regaAddr = `Zero;
regbAddr = `Zero;
regcAddr = `Zero;
imm = `Zero;
end
endcase
[email protected](*)
if(rst == `RstEnable)
regaData = `Zero;
else if(regaRd == `Valid)
regaData = regaData_i;
else
regaData = imm;
[email protected](*)
if(rst == `RstEnable)
regbData = `Zero;
else if(regbRd == `Valid)
regbData = regbData_i;
else
regbData = imm;
endmodule
④EX.v
`include "define.v"
module EX(
input wire rst,
input wire [5:0] op,
input wire [31:0] regaData,
input wire [31:0] regbData,
input wire regcWr_i,
input wire [4:0]regcAddr_i,
output reg [31:0] regcData,
output wire regcWr,
output wire [4:0] regcAddr
);
[email protected](*)
if(rst == `RstEnable)
regcData = `Zero;
else
begin
case(op)
`Or:
regcData = regaData | regbData;
`Add:
regcData = regaData + regbData;
`And:
regcData = regaData & regbData;
`Xor:
regcData = regaData ^ regbData;
default:
regcData = `Zero;
endcase
end
assign regcWr = regcWr_i;
assign regcAddr = regcAddr_i;
endmodule
⑤InstMem.v
`include "define.v"
module InstMem(
input wire ce,
input wire [31:0] addr,
output reg [31:0] data
);
reg [31:0] instmem [1023 : 0];
[email protected](*)
if(ce == `RomDisable)
data = `Zero;
else
data = instmem[addr[11 : 2]]; //???????
initial
begin
instmem [0] = 32'h34011100;//ori:32'h00000000 or 32'h00001100 =32'h00001100
instmem [1] = 32'h20430000;//addi:32'h00000011 add 32'h00000000 = 32'h00000011
instmem [2] = 32'h30850001;//andi:32'h00000001 and 32'h00000101 = 32'h00000001
instmem [3] = 32'h38C70001;//xori:32'h00000001 xori 32'h00000011 = 32'h00000010
end
endmodule
⑥RegFile.v
`include "define.v"
module RegFile(
input wire clk,
input wire rst,
input wire we,
input wire [4:0] waddr,
input wire [31:0] wdata,
input wire regaRd,
input wire regbRd,
input wire [4:0] regaAddr,
input wire [4:0] regbAddr,
output reg [31:0] regaData,
output reg [31:0] regbData
);
reg [31:0] reg32 [31 : 0];
[email protected](*)
if(rst == `RstEnable)
regaData = `Zero;
else if(regaAddr == `Zero)
regaData = `Zero;
else
regaData = reg32[regaAddr];
[email protected](*)
if(rst == `RstEnable)
regbData = `Zero;
else if(regbAddr == `Zero)
regbData = `Zero;
else
regbData = reg32[regbAddr];
[email protected](*)
if(we == `RamWrEnable)
reg32[waddr] = wdata;
else
reg32[waddr] = `Zero;
initial
begin
reg32[0] = 32'h00000001; //ori
reg32[2] = 32'h00000011; //addi
reg32[4] = 32'h00000101; //andi
reg32[6] = 32'h00000011; //xori
end
endmodule
⑦MIPS.v
`include "define.v"
module MIPS(
input wire clk,
input wire rst,
input wire [31:0] instruction,
output wire romCe,
output wire [31:0] instAddr
);
wire [31:0] regaData_regFile, regbData_regFile;
wire [31:0] regaData_id, regbData_id;
wire [31:0] regcData_ex;
wire [5:0] op;
wire regaRd, regbRd;
wire [4:0] regaAddr, regbAddr;
wire regcWr_id, regcWr_ex;
wire [4:0] regcAddr_id, regcAddr_ex;
IF if0(
.clk(clk),
.rst(rst),
.romCe(romCe),
.pc(instAddr)
);
ID id0(
.rst(rst),
.inst(instruction),
.regaData_i(regaData_regFile),
.regbData_i(regbData_regFile),
.op(op),
.regaData(regaData_id),
.regbData(regbData_id),
.regaRd(regaRd),
.regbRd(regbRd),
.regaAddr(regaAddr),
.regbAddr(regbAddr),
.regcWr(regcWr_id),
.regcAddr(regcAddr_id)
);
EX ex0(
.rst(rst),
.op(op),
.regaData(regaData_id),
.regbData(regbData_id),
.regcWr_i(regcWr_id),
.regcAddr_i(regcAddr_id),
.regcData(regcData_ex),
.regcWr(regcWr_ex),
.regcAddr(regcAddr_ex)
);
RegFile regfile0(
.clk(clk),
.rst(rst),
.we(regcWr_ex),
.waddr(regcAddr_ex),
.wdata(regcData_ex),
.regaRd(regaRd),
.regbRd(regbRd),
.regaAddr(regaAddr),
.regbAddr(regbAddr),
.regaData(regaData_regFile),
.regbData(regbData_regFile)
);
endmodule
⑧Soc.v
module SoC(
input wire clk,
input wire rst
);
wire [31:0] instAddr;
wire [31:0] instruction;
wire romCe;
MIPS mips0(
.clk(clk),
.rst(rst),
.instruction(instruction),
.instAddr(instAddr),
.romCe(romCe)
);
InstMem instrom0(
.ce(romCe),
.addr(instAddr),
.data(instruction)
);
endmodule
⑨soc_tb.v
`include "define.v"
module soc_tb;
reg clk;
reg rst;
initial
begin
clk = 0;
rst = `RstEnable;
#100
rst = `RstDisable;
#10000 $stop;
end
always #10 clk = ~ clk;
SoC soc0(
.clk(clk),
.rst(rst)
);
endmodule
仿真波形圖：
由左到右指令1、2、3、4依次是ori指令、addi指令、andi指令、xori指令的測試資料以及結果。因為沒有加MEM子產品，是以在EX中計算好的值，直接通過RegcData、RegcAddr和RegcWr三條線送入到RegFile裡的we、waddr和w的data。