集微網消息，異構內建的先進封裝毫無疑問已經成為後摩爾時代推動半導體産業向前發展的最重要引擎之一。基于Chiplet（芯粒）的設計方法已被證明是非常适合于超大算力晶片的設計實作思路和工程實踐方法，AMD、英特爾、AWS等行業領軍企業均在其資料中心CPU上采用了Chiplet技術以實作量産，蘋果最新的M1 Ultra設計也采用了Chiplet理念。在此背景下，今年3月2日，英特爾、AMD、Arm、高通、微軟、谷歌、Meta、台積電、日月光、三星等十家行業巨頭正式成立通用芯粒互連（Universal Chiplet Interconnect Express，UCIe）産業聯盟，攜手推動Chiplet接口規範的标準化。
一個月後，中國大陸首批加入UCIe聯盟的半導體企業也陸續公布，包括芯原、超摩科技等。對于這場巨頭的遊戲，國内廠商應該作出何種反映？他們是否有機會以及如何參與Chiplet生态？
國内半導體廠商如何看待Chiplet和UCIe聯盟？
Chiplet作為先進封裝技術的重要應用，成為工藝縮微接近極限和制造成本高企之下的另一條實作性能更新的路徑，在先進制程發展受限的情況下，被寄望為中國半導體産業突破口之一。
芯原正是國内最早開展Chiplet相關技術研發的企業之一。芯原股份創始人、董事長兼總裁戴偉民接受愛集微采訪時指出，Chiplet有望解決摩爾定律難以為繼；先進制程晶片設計成本、複雜度大幅提升；市場需求更加多樣化、創新周期縮短和應用端對定制晶片的需求不斷提升等四大産業發展難題。
對于國内半導體産業而言，Chiplet也為他們參與先進和前沿晶片技術帶來了很多機遇。他指出，首先，晶片設計環節能夠降低大規模晶片設計的門檻；其次，芯原這種擁有豐富IP和領先設計能力的企業可以更大地發揮自身的價值，将半導體IP授權業務更新為Chiplet業務，在将自身技術價值擴大的同時，還有效降低了晶片客戶的設計成本，尤其可以幫助系統廠商、網際網路廠商這類缺乏晶片設計經驗和資源的企業，發展自己的晶片産品；最後，國内的晶片制造與封裝廠可以擴大自己的業務範圍，提升企業的價值，尤其是在高端先進工藝技術發展受阻的時候，還可以通過為高端晶片提供基于其他工藝節點的Chiplet來參與前沿技術的發展。
正是由于Chiplet采用了異構內建的先進封裝技術，将不同工藝或者不同晶圓廠的裸晶片（die）連接配接起來，其中的一個重要挑戰在于跨多個供應商、不同制程工藝的die之間的連接配接需要一個開放統一的标準，才能讓盡量多的上下遊企業參與進來，進而最終建立起整個Chiplet生态圈，這正是UCIe聯盟得以誕生的初衷。
另一家已積極投身Chiplet生态的企業——芯動科技技術總監高專指出，不論從國内還是國際來說，UCIe的釋出意味着Chiplet向更多應用場景邁出了一大步。延續摩爾定律的思路和方向，Chiplet在性能、功耗、體積和自由度上有獨特的優勢，但是同時也有很多障礙，比如成本高、互連缺乏标準、測試和良率問題等等。
“目前很多大型晶片公司都有基于Chiplet的産品問世，但是絕大部分的互聯标準是自己定義的私有協定，也就是最多隻能自家産品互連，不同廠家的Chiplet芯粒是不能通信群組合的。”高專表示，就像USB接口，如果都是私有協定，各個廠家的USB主機接口和各種USB裝置除了自家産品外都互不相容，會極大的限制USB的使用場景。Chiplet也是類似，理論上統一了Chiplet接口标準，大家的Chiplet都可以互連，這會讓大量的晶片公司參入進來，做出各種功能的Chiplet小晶片，晶片內建商可以根據功能和應用需求來對Chiplet芯粒進行自由組合，将促進整個Chiplet生态的開放和繁榮。是以從Chiplet發展主要瓶頸來看，UCIe标準非常有意義。
“UCIe建立的是開放統一的die-to-die間互聯标準，提供高帶寬、低延遲、高功率和高效能的晶片封裝連接配接，進而實作了對不同來源的裸晶片進行封裝的能力，開啟了Chiplet全面商業化的程序。”芯和半導體市場部負責人表示。
不過，UCIe公布的十家初始會員中未見大陸企業的身影，在目前全球地緣政治沖突背景下引發了一些擔憂，将來是否會成為大陸另一個“卡脖子”的領域？
對此戴偉民表示，UCIe聯盟剛剛成立正在壯大中，原則上是免費開放的，并未對大陸廠商關上窗戶。事實上，芯原在UCIe規範制定的早期就已參與讨論，一些大陸的産業鍊也正積極參與其中，如今随着芯原、超摩科技等廠商陸續公布已加盟UCIe，相信還會有新成員逐漸公開。“我們應該擁抱UCIe這種具有國際影響力的開放性的标準。”他認為，“國内晶片不會也不應該隻與國内的晶片互連，一個開放的協定，參與者越多越利于生态發展。”
高專也認同這一觀點，他強調，一個标準能不能成功，能不能被大家認可和普遍使用，取決于它是否切合應用場景，是否能解決痛點，是否能被大家認可。而UCIe被廣泛關注，很大程度上是因為它是多家大公司聯合釋出，而且就目前來看，UCIe規範在軟體協定層還有實體層都比較切合Chiplet的應用場景。
作為國内半導體産業的重要參與者，EDA與半導體IP巨頭新思科技盡管并未出現在UCIe聯盟的首批名單中，但新思科技中國區副總經理朱勇強調，公司一直非常支援行業内的各種新的協定和規範，以推動晶片性能的進一步提升。“UCIe的十位初始會員可以說都是新思科技的客戶，是以在相關規範的制定過程中與他們均有不同程度的直接讨論。”他指出，“在摩爾定律接近實體和成本的極限、SoC單晶片的PPA提升遇到瓶頸的情況下，使用2.5D/3D的封裝形式來提升內建度、使用Chiplet技術來提高良率降低成本、通過更近的間距提升邏輯計算晶片和存儲單元間的I/O密度和通信帶寬，可以在系統級别獲得額外的PPA提升已成為行業共識。為了讓不同的供應商開發的Multi-Die SoC實作互操作，實作更高效的互連互通，UCIe聯盟的成立可以說是大勢所趨。”
不過朱勇也表示，目前階段UCIe聯盟也剛剛釋出UCIe 1.0規範，尚不能判斷能夠對Chiplet生态的發展起到多大的促進作用，現在就斷言它能夠發展成為多大的一個生态聯盟也為時尚早。
例如根據聯盟釋出的白皮書，UCIe主要由D2D（die-to-die）适配層、實體層（含封裝）組成，但是在熱管理、低功耗設計等方面的問題并未涉及。UCIe 1.0規範中選擇了成熟的PCIe (PCI Express)和CXL (Compute Express Link )互連總線标準，主要是針對協定層。
圖檔來源：UCIe白皮書
朱勇進一步指出，要使Chiplet做到通用化，UCIe不僅需要定義協定層，還需要定義實體層的标準，然而實體層的标準沒有那麼容易完全統一，包括各家晶圓制造商所采用的工藝不同，技術路線不同，相應的實體層的堆棧也是不一樣的。目前UCIe在實體層上僅僅定義了一個範圍，業内要實作完全的互連互通其實沒有那麼容易。“某種意義上來說，UCIe僅僅定義了一個很宏偉的目标。”他認為，“對國内廠商而言，應該對其保持一個歡迎的态度，如果将來标準能夠普及開來，對國内的廠商更快地推出自己的Chiplet産品也是有益的。”
Chiplet适用哪些領域？誰先邁出第一步？
盡管優勢突出，但要Chiplet能夠實作商業化實施也需要一個好的商業模式。Omdia資料預測，Chiplet市場規模到2024年将達到58億美元，2035年則将超過570億美元。在這個預測即将起飛的市場中，仍然僅有少數幾家行業巨頭的高性能CPU/GPU等産品有能力使用Chiplet，未來該技術的應用前景又将出現在哪些領域？
芯和半導體市場部負責人認為，相較之下AI人工智能、HPC高性能計算對于晶片的設計規模要求最高，這兩個領域對于Chiplet技術的嘗試會更加迫切，這也解釋了在UCIe聯盟中英特爾、AMD、Arm這些晶片廠商都是首批參與者。
“大家可以看見，無論是英特爾在ISSCC 2022呈現的Ponte Vecchio處理器，還是不久前蘋果釋出的M1 Ultra晶片，都使用了Chiplet技術，而且AMD的Chiplet CPU也被證明是非常成功的産品。”高專認為，“從國内企業來說，做高性能CPU、GPU和大型AI晶片的公司，将會是首先使用Chiplet技術的企業。”
戴偉民進一步總結和預測了Chiplet的主要應用前景，他認為平闆電腦應用處理器，自動駕駛域處理器，資料中心應用處理器将會是Chiplet率先落地的應用領域。“平闆電腦處理器需要內建各種不同功能的異構處理IP，自動駕駛域處理器需要高可靠性并能夠迅速疊代，資料中心處理器也用內建多種通用的高性能計算子產品。”他指出，“特别是自動駕駛應用，Chiplet的設計方法學可以大幅提升汽車晶片的疊代效率，降低單顆晶片失效可能帶來的安全隐患，并且不需要每次疊代更新都重新設計一顆大晶片、重新走車規認證，是以提升了汽車晶片上市時間和可靠性。”
圖檔來源：芯原
他還指出，并不是所有晶片都适合使用Chiplet，不要為了拆分而拆分；不少情況下單顆內建的系統晶片, 如基于FD-SOI工藝內建射頻無線連接配接功能的物聯網系統晶片，會更有價值。如果像蘋果M1 Ultra一樣所有裸芯都是采用前沿工藝的大晶片“切分”，事實上對其他廠商沒有借鑒意義。“蘋果M1 Ultra可以說并不是一個design-for-Chiplet的概念，對于大多數通用平台而言，應該是不同IP子產品基于5nm到22nm範疇内不同工藝制程的産品架構規劃，通過如積木一般的‘拼搭’實作媲美整顆晶片都采用先進制程的性能，也就是說，不需要每個子產品都使用先進制程。”
更為重要的是，在沒有經驗可遵循的眼下，Chiplet供應商和終端應用客戶都在觀望，誰先邁出第一步，這是一個先有雞還是先有蛋的問題。“我們作為IP供應商、設計服務商的考慮是，Chiplet的一次性工程（NRE）費用應該由誰承擔；終端應用客戶的顧慮是，Chiplet産品未被驗證過，可靠性和成本效益如何？是否有足夠的IP子產品可以使用？”戴偉民表示，“在這種互相觀望的情況下，Chiplet上遊不能确定應用場景，也就對晶片定義無從下手。”
不過他也透露，目前大陸地區基于先進制程的晶片項目已經非常多，芯原正在與有意向使用Chiplet的企業積極溝通，并嘗試探索向潛在客戶“衆籌”Chiplet的方案，有望盡快打破僵局。而且如果UCIe的規範能在行業巨頭的帶動下迅速推廣開來，那國内的項目立馬就能跟進。
朱勇補充說，國内很多明星初創企業的大晶片項目，都會采用Chiplet技術，包括GPU、AI晶片以及自動駕駛大晶片，都沒法繞開Chiplet而僅依賴制造技術提升性能，一方面是成本太高，另一方面是良率也不會太好。
國内廠商如何參與Chiplet生态？
Chiplet俨然已經成為當今大廠主導的新競賽，國内廠商可以從哪些角度切入這個生态系統？目前已經有一些廠商做出了積極的部署。
作為中國大陸排名第一的半導體IP供應商，芯原擁有圖形處理器IP、神經網絡處理器IP、視訊處理器IP、數字信号處理器IP、圖像信号處理器IP和顯示處理器IP等六大類處理器IP核，并具備領先的晶片設計能力，近年來一直緻力于Chiplet技術和産業的推進，并提出了IP晶片化（IP as a Chiplet，IaaC）和晶片平台化（Chiplet as a Platform）兩大設計理念。
戴偉民解釋，IP晶片化旨在以Chiplet實作特殊功能IP的“即插即用”，解決5nm及以下先進工藝中性能與成本的平衡，并降低較大規模晶片的設計時間和風險，在這一設計理念下的晶片産品中的ISP、NPU、VPU、GPU和CPU等各個計算單元與片上緩存、接口等将基于不同的工藝制程。晶片平台化則通過添加或删除Chiplet來建立具有不同功能集的不同晶片産品，基于該理念芯原在去年采用Chiplet架構設計推出了一個高端應用處理器平台，從定義到流片僅用了12個月，工程樣片在回片當天即被順利點亮，并在樣機中順利運作了Linux/Chrome作業系統、YouTube、安卓遊戲等應用。目前該産品12nm SoC版本正在自動駕駛域控制器上開展驗證工作，并正在進行Chiplet版本的疊代。“這些年芯原在Chiplet項目上所作出的努力，不僅促進了Chiplet的産業化，而且把芯原的半導體IP授權業務和一站式晶片定制服務業務推上新的高度。芯原有可能是全球第一批面向客戶推出Chiplet商用産品的企業。”
另一家IP/晶片定制一站式供應商芯動科技認為，Chiplet在高性能大算力新品領域成為主流的可能性非常大，尤其對目前突破AI和CPU/GPU等大型計算晶片的算力瓶頸具有重要戰略意義，也是解決大陸高品質發展程序中晶圓工藝“卡脖子”難題的關鍵技術之一。該公司也在2020年率先推出中國自主标準的Innolink Chiplet技術，在其去年釋出的首款國産高性能4K級顯示卡GPU晶片“風華1号”首次成功實施了該技術，通過将兩顆GPU聯接，實作了性能翻倍。
高專表示，芯動科技在Chiplet互聯技術領域耕耘多年，目前已推出Innolink A/B/C三種Chiplet互聯技術，并在産品中得到使用，支援了高性能CPU/GPU/NPU晶片的異構實作。“更重要的是，Innolink Chiplet在設計過程中早就考慮到了跨相容性的問題，有着足夠的通用性。雖然大部分大型晶片公司的互連标準都是自己定義的私有協定，但是芯動早期已經與衆多合作廠商進行了合作和授權，建立了一套既能相容并包，又能在專業領域進行特别效率優化的協定标準。”他強調，“受益于其通用性和靈活定制，已獲得了大量的商業驗證，除了我們自己在用，還賦能了多個客戶規模量産，而我們在多個工藝節點都有布局，能夠給客戶提供一站式定制。”
圖檔來源：芯動科技
值得一提的是，在2020年9月，芯動科技就曾作為發起機關，與中國科學院姚期智院士一起啟動了中國Chiplet産業聯盟，就是為了加強國産Chiplet技術标準的應用和推廣，以及跟國際标準之間的相容。
“我們注意到，UCIe規範中有标準封裝和先進封裝兩種規格，并且這兩種規格同芯動科技的Innolink B和C在思路和技術架構非常類似，都是針對标準封裝和先進封裝單獨定義IO接口，都是單端信号，都是forward clock。基于Innolink B/C，芯動科技會迅速推出相容UCIe兩種規格的IP産品，賦能國内外晶片設計公司，幫助合作的晶片公司快速推出相容UCIe标準的Chiplet産品。”高專解釋。
需要注意的是，EDA設計工具對Chiplet的發展也起到了基石的作用。在這方面，國産EDA領軍企業在去年8月底與新思科技聯合釋出了“3DIC先進封裝設計分析全流程”EDA平台，其中的Metis是一款應用于裸晶片、3DIC、Chiplet及先進封裝聯合仿真的EDA仿真平台，可以與3DIC Compiler設計環境無縫內建，形成業界獨一無二的3DIC設計、仿真、驗證解決方案。
芯和半導體市場部負責人表示，該仿真平台允許使用者跳過傳統模組化工具的繁瑣配置，并通過考慮關鍵區域的整個實體環境來快速精準地實作仿真設計的優化；Metis内嵌的三維全波高精度電磁仿真引擎MoM Solver可以涵蓋DC-THz的仿真頻率，完全滿足異構內建中高速高頻等應用的精度要求，并可以完美支援納米到厘米級别的跨尺度仿真；同時該仿真平台還內建芯和獨創的Absorbing Fence，Magnetic Current和Mesh Tunneling等核心技術，可以在保證精度的前提下，實作超大規模異構封裝的仿真需求。
不得不承認的是，國内很多公司仍然依賴于新思科技、Arm等公司的“保姆式”服務，尤其在Chiplet領域積累十分薄弱。朱勇指出，即使一些設計公司可能擁有開發自己的Chiplet和IP的資源，但即使是較大的公司也負擔不起内部開發所有IP的費用，他們可能希望采購第三方IP以節省時間和成本。在目前的Die-to-Die接口标準中主要包括AIB、OpenHBI、BoW等，其中OpenHBI能提供最高邊緣密度的标準，非常适用于必須在兩個Chiplet之間傳輸極高帶寬的應用。它可達到每引腳8Gbps的速度，在最大資料速率下可以達到3mm的最大互連長度并實作小于或等于0.5pJ/bit的功耗目标。
在這方面，新思科技可提供一系列Die-to-Die IP，包括高帶寬互聯 (HBI) 和基于SerDes的PHY和控制器等等，DesignWare HBI PHY IP支援多種标準，包括AIB、BoW和OpenHBI。該IP實作了一個寬并行和時鐘轉發的PHY接口，以先進的2.5D封裝為目标，以利用基于内插器的技術中更精細的晶片到晶片連接配接。另一方面，新思科技的3DIC Compiler，為Chiplet的內建提供了統一的平台，為3D可視化、路徑、探索、設計、實作、驗證及簽核提供了一體化的超高收斂性環境，能夠将系統級信号、功耗和散熱分析內建到同一套緊密結合的解決方案中。
朱勇強調，國内半導體産業鍊積極參與到Chiplet生态中，不僅可以提升原有主營業務，同時也能通過提升技術實力而提供更多的增殖服務。“例如IP公司能夠在傳統的軟IP、接口IP等基礎上，提供硬的、die級别的IP；封裝廠可以從傳統的基闆層面的PCB封裝，切入到矽片級别的封裝；晶片公司也能受益于子產品化而更快更好地推出應用級的晶片。”他指出，“但是，對于設計公司而言，就需要具備更複雜的大晶片系統架構規劃和設計能力，從更高次元，系統地來分析、設計和測試的能力。這也需要新思科技等EDA公司來提供強有力的定義完整的設計流程以及研制配套的設計輔助工具，以幫助他們提升生産效率。”
結語
在更多國内廠商加入到UCIe聯盟的同時，我們也看到國内正緊鑼密鼓地部署自己的Chiplet産業規範。在靴子未落地之前，誰也無法斷言産業是否應該各自為戰，但毋庸置疑的是，一個更開放、廣泛的标準更利于産業生态的良性發展。
Chiplet仍然面臨設計和內建、生态系統複雜性、制造/測試和産量，資質和可靠性、标準等諸多難題，對國内半導體産業鍊而言，唯有不斷增強在高性能計算晶片領域的實力，通力合作，拿出一流的Chiplet産品。當我們晶片産品和晶片生态足夠強大了，參與規範制定，甚至制定出更有競争力的Chiplet标準都是有可能的。
（校對/Mike）