英特爾可能會将目光重新投向半導體的設計上，以便在2nm或以下等級的半導體工藝上使用。近期，一項新的專利似乎指明了英特爾前進的方向，即“堆疊叉片式半導體（stacked forksheet transistors）”技術，以保持摩爾定律前進的動力。專利并沒有提供太多的細節，而且英特爾也沒有提供PPA的改進資料作為參考。
英特爾表示，新的半導體設計最終可以實作3D和垂直堆疊的CMOS架構，與目前最先進的三栅極半導體相比，該架構允許增加半導體的數量。在專利裡，英特爾描述了納米帶半導體和鍺薄膜的使用，後者将充當電媒體隔離牆，在每個垂直堆疊的半導體層中重複，最終取決于有多少個半導體被互相堆疊在一起。
英特爾早在2019年就在IEDM活動上展示了3D邏輯內建方面的研究，當時稱為堆疊納米片半導體技術。至于相關技術如何提高半導體密度、性能和能效的具體資料，英特爾至今都沒有公開。
位于比利時的研究小組Imec在2019年曾宣布，開發出第一個相關技術的标準單元模拟結果，顯示當應用于2nm制程節點的時候，會比傳統方法顯著提供半導體密度。其寄望于恒定速度下10%的速度提升或24%的能效提升，同時會有20%的單元面積減少。此外，靜态随機存取存儲器（SRAM）占用的空間将顯著減少30%。
事實上，英特爾與Imec在納米電子學領域有着密切而長久的聯系，後者的研究成果也是英特爾新專利的基礎。