FPGA入門必備學習網站和工具

這裡寫自定義目錄标題

• ​​常用學習網站​​
• ​​常用的仿真工具​​
• ​​免費仿真工具：​​
• ​​VCD檢視器​​
• ​​代碼覆寫率工具​​
• ​​文法分析檢查工具​​
• ​​其他​​

常用學習網站

• ​​OpenCores​​：非常豐富的IP核資源，主要有通訊協定編解碼、數學運算、處理器、DSP、存儲器、測試驗證、音視訊等
• ​​asic-world​​​：全套Verilog學習資料，包括入門指南、學習示例、問題解答、​​工具​​、書籍等。
• ​​chipverify​​：非常齊全的Verilog/SystemVerilog教程，但是有廣告。
• ​​HDLBits​​：非常有名的Verilog練習網站，Verilog基本文法，組合邏輯，時序邏輯，仿真Testbench等。
• ​​HDL線上綜合工具​​：可以将Verilog子產品轉換為門級電路。
• ​​fpga4fun​​：包括FPGA學習資料，多個實戰項目，以及ISE、Quartus等常用開發環境的使用教程。
• ​​Cliff Cummings​​：Cliff Cummings大師的公開論文，他本身是Verilog standard制定成員之一，這裡有他所有發表的paper。
• ​​Microchip仿真模型​​：Microchip官方提供的仿真模型，包括Microchip 所有存儲器的Verilog仿真模型，可以用來仿真存儲器驅動子產品。
• ​​NANDLAND​​：FPGA、Veirlog、HDL學習資料和教程。
• ​​PLDTool​​：一款Xilinx FPGA/CPLD的獨立程式設計工具，類似impact。
• ​​FPGA-FAQ​​：彙集了很多FPGA闆卡的資料。
• ​​跨時鐘域的處理辦法​​：一篇介紹跨時鐘域信号的處理器方法。
• ​​菜鳥Verilog教程​​​：菜鳥網站的Verilog​​基礎教程​​和​​進階教程​​，非常簡潔。
• ​​礦闆EBAZ4205​​：ZYNQ礦闆EBAZ4205非常齊全的學習資料。
• ​​FPGA Dev​​：一位網友的FPGA開發筆記。
• ​​線上進制轉換​​：支援小數。

常用的仿真工具

• ​​Verilog-XL ​​：這是市場上最标準的模拟器，因為這是簽收模拟器。
• ​​NCVerilog ​​：這是編譯的模拟器，其工作速度與VCS一樣快，并且仍然保持Verilog-XL的簽核功能。該模拟器在門級模拟方面非常出色。
• ​​VCS ​​：這是世界上最快的模拟器，這也是一個像NCverilog一樣的編譯模拟器。該模拟器在RTL仿真方面速度更快。關于這個模拟器的更多内容是直接的C核心接口，嵌入式的Covermeter代碼覆寫率，與VERA和其他Synopsys工具的更好內建。
• ​​Finsim ​​：這是與Verilog-XL 100%相容的模拟器，可在Linux，Windows和Solaris上運作。這是像VCS和NCVerilog一樣編譯的模拟器，但比VCS和NCVerilog慢。有100美元的版本，但我想知道這對學生有什麼好處？
• ​​Aldec ​​：Aldec的這個模拟器支援VHDL，Verilog，SystemC，SystemVerilog，PSL。你給它命名，它就支援它。我無法驗證SV測試平台的支援，除了其他所有内容看起來都與Modelsim相同。您甚至可以使用它來替換現有的 Modelsim/VCS/NCverilog 許可證。
• ​​Modelsim ​​：這是最流行的模拟器，它有非常好的調試器，它支援SystemC，Verilog，VHDL和SystemVerilog。
• ​​粉碎​​：混合信号（香料），Verilog，VHDL模拟器。
• ​​筒倉 ​​：我不知道是否有人在使用它，使用快速穩定。
• ​​Veritak ​​： Verilog HDL Compiler/Simulator 支援主要的 Verilog 2001 HDL 功能。它是完整的環境，包括VHDL到Verilog轉換器，文法突出顯示編輯器（Veripad），類層次結構檢視器，多波形檢視器，源分析器等 - 可用于Windows XP / 2000。如果您正在尋找具有非常好的GUI的快速verilog HDL模拟器，用于專業用途，同時保持極其便宜的價格，就是這樣。您可以免費試用 Veritak 兩周。這個模拟器的成本約為50美元。
• ​​MPSim ​​：Axiom的MPSim是一個內建的驗證環境，将業内最快的模拟器與先進的測試台自動化，基于斷言的驗證，調試和覆寫率分析相結合。就個人而言，我已經看到這個模拟器比NCsim更快，它帶有内置的Vera和SV支援。
• ​​VeriLogger Extreme ​​：高性能編譯代碼Verilog 2001模拟器。該模拟器具有非常易于使用的調試環境，其中包括内置的圖形測試台生成器。可以将頂級子產品端口提取到時序圖視窗中，使使用者能夠快速繪制波形來描述輸入激勵。測試台自動生成，結果顯示在時序圖視窗中。

免費仿真工具：

• ​​Icarus Verilog ​​：這是最好的免費Verilog模拟器，它是模拟和合成工具。它作為編譯器運作，将用Verilog（IEEE-1364）編寫的源代碼編譯成某種目标格式。對于批處理模拟，編譯器可以生成一個稱為 vvp 程式集的中間形式。此中間形式由“vvp”指令執行。伊卡洛斯繼續變得越來越好。Icarus 現在正被公司用作仿真器進行真正的設計工作，并且也開始被用作 Xilinx FPGA 流的合成器。我所有的教程都是在這個編譯器上編譯的。
• ​​Verilator ​​：Verilator是一個編譯的基于周期的模拟器，它是免費的，但性能與商業産品一樣快。
• ​​Cver ​​：Cver是一個解釋性的Verilog模拟器。它遵循 1995 年 IEEE P1364 标準 LRM，并具有 Verilog 2000 P1364 标準的一些功能。雖然，由于它用于大型公司的設計流程，是以對P1364标準進行了各種更改，以比對其他模拟器的結果。它實作了完整的 PLI，包括 Verilog 2000 LRM 定義的 PLI vpi_應用程式程式設計接口 （API）。
• ​​Verilogger ​​：評估版本是一個免費的1000行免費Verilog模拟器以及一個自動測試台生成工具。學生版起價為70美元，為期6個月。
• ​​Veriwell ​​：這是一個非常好的模拟器。支援 PLI 和 verilog 1995。

VCD檢視器

• ​​Waview ​​：免費的多平台VCD波形檢視器。
• ​​nWave ​​：最好的VCD檢視器之一，支援大型VCD轉儲。
• ​​欠拖 ​​：欠拖波形檢視器。
• ​​GTKWave ​​：免費軟體VCD檢視器，似乎比其他免費VCD檢視器好得多。
• ​​Dinotrace ​​： 來自veritools的免費VCD檢視器
• ​​WaveViewer ​​：SynaptiCAD的免費VCD檢視器還支援模拟信号顯示和SPICE導入。專有的壓縮波形格式允許它将VCD檔案壓縮200倍，使其成為非常快速的檢視器。

代碼覆寫率工具

• ​​驗證導航器​​：一個內建的設計驗證環境，通過一套功能強大的一流工具管理HDL驗證過程，可實作一緻，易于使用和高效的驗證方法。這些工具包括HDL檢查，覆寫範圍分析，測試套件分析和FSM分析。該環境包括一個可擴充的流管理器，可輕松合并自定義驗證流。驗證導航器支援 Verilog、VHDL 和混合語言設計，并與所有領先的仿真環境無縫內建。
• ​​SureCov ​​：設計當今晶片和半導體IP核的工程團隊需要充滿信心地了解功能測試套件在設計中的徹底程度。Verisity的SureCov以任何可用工具中最低的仿真開銷測量FSM和代碼覆寫率，并且無需更改源設計。SureSight圖形使用者界面準确地顯示設計的哪些部分已被覆寫，哪些部分尚未覆寫。
• ​​代碼覆寫率工具 ​​：一個免費的代碼覆寫率工具。代碼覆寫率工具是一種Verilog代碼覆寫率分析工具，可用于确定測試套件對被測設計的覆寫率。

文法分析檢查工具

• ​​Leda ​​：Leda是一個代碼純化工具，供使用Verilog®和VHDL硬體描述語言（HDL）的設計人員使用。Leda具有分析HDL代碼預合成和預仿真的獨特資格，并且與所有流行的合成和仿真工具及流程完全相容。通過自動執行500多項語言文法、語義和可疑的綜合/仿真結構設計檢查，Leda可檢測常見以及微妙且難以發現的代碼缺陷，進而使設計人員能夠專注于設計藝術。
• ​​HDLint ​​：用于VHDL和Verilog的動力全棉絨工具。
• ​​nLint ​​： nLint是一款全面的HDL設計規則檢查器，與德彪西調試系統完全內建。
• ​​SureLint ​​：設計人員需要工具來分析和調試他們的設計，然後再與項目的其餘部分內建。SureLint 提供有限狀态機 （FSM） 分析、競速檢測和許多附加檢查，是市場上最完整的棉絨工具。

其他

• ​​Teal​​：用于驗證的開源c ++類庫
• ​​Jove ​​： Java （TM） 平台的開放驗證環境。Jove 是一組 Java API 和工具，用于使用 Java 程式設計語言對 ASIC 和 FPGA 進行 Verilog 硬體設計驗證。Jove已經通過Synopsys VCS進行了廣泛的測試，并在較小程度上通過GPL版本的cver進行了務實的CVER測試。
• ​​FSMDesigner ​​：FSMDesigner是一個基于Java的有限狀态機（FSM）編輯器，它允許硬體設計人員以簡單舒适的方式指定複雜的控制電路。圖形 FSM 被轉換為稱為 fsm2 的專有狀态/流表格式。它可以通過我們椅子上設計的名為fsm2v的編譯器轉換為高效且可合成的Verilog HDL代碼。FSMDesigner基于Simple-Moore FSM模型，該模型通過使用部分狀态向量作為輸出來完全消除輸出函數。
• ​​TestBencher Pro​​：從與語言無關的時序圖生成總線功能模型和測試台。生成的測試台能夠根據仿真響應應用不同的激勵向量，以便測試台作為被測系統将在其中運作的環境的行為模型。為 Verilog、VHDL 和 SystemC 生成代碼。
• ​​定時圖繪制器Pro ​​：具有無與倫比的功能集的專業時序圖編輯器。執行真正的全範圍最小值/最大值時序分析，以幫助您查找并消除所有時序違規和争用條件。還會自動計算關鍵路徑并針對收斂扇出進行調整。由于采用了各種圖像捕獲格式，将圖表插入文字處理器是無痛的。
• ​​TimeGen ​​：TimeGen是一種工程CAD工具，允許數字設計工程師快速有效地繪制數字時序圖。波形可以很容易地導出到其他視窗程式，如Microsoft Word，用于編寫設計規範。與其他工具相比，TimeGen的價格更低。
• ​​WaveFormer Pro​​：從時序圖生成VHDL，Verilog和SPICE代碼，以及Patter Generator激勵。從 HDL 仿真器、HP 邏輯分析儀、VCD 檔案導入波形，或使用内置時序圖編輯器繪制波形。自動确定關鍵路徑，驗證時序裕量，調整收斂扇出效應，并執行“假設”分析以确定最佳時脈速度。WaveFormer Pro 還允許您指定和分析系統時序，執行 RTL 級仿真，并直接從布爾值和注冊邏輯方程生成可合成模型。
• ​​定時工具​​：TimingTool是一個免費使用的線上定時圖編輯器。該工具提供了非常好的VHDL和Verilog測試台，無需下載下傳或安裝。
• ​​Perlilog ​​：Perlilog是一種設計工具，其主要目标是輕松內建Verilog IP核心，用于片上系統（SoC）設計。Perilog背後的理念是，IP核應該像一個黑匣子。将其用于特定目的應該與定義所需要求一樣簡單。連接配接磁芯，成為一個系統，應該像繪制框圖一樣簡單。Perlilog是用Perl編寫的，目前沒有GUI。雖然系統包含的腳本相當複雜，但隻需要普通的Perl知識即可使用其腳本功能。