1. 總線形成電路需要使用到的數電晶片：
- 74LS244（8位單向緩沖器）
- 74LS245（8位雙向緩沖器，收發器）
- 74LS373（鎖存器）
2. 8086引腳功能和時序：
- 時鐘和複位：
8086時鐘信号CLK和剛上電時的複位信号RESET應該由8284時鐘發生器來産生。
RESET引腳高電平有效，有效時間至少為4個時鐘周期。
複位之後，CS為FFFFH，IP為0000H。
- 三個周期：
時鐘周期是CPU工作最基本的機關（8086以時鐘下降沿同步工作）；
總線周期是CPU通過總線對外部通路一次的最小時間，基本的總線周期為4個時鐘周期，也可以插入等待狀态Tw；
指令周期是執行一條指令的時間，和指令類型有關。
- 複用引腳時序：（操作外部MEM時）
AD0-AD15的時序：總線周期的T1内輸入位址碼，T2-T4輸入資料碼。
A16/S3-A19/S6的時序：總線周期的T1内輸出位址碼，T2-T4輸出狀态碼。
BHE/S7的時序：總線周期的T1内輸入BHE，T2-T4輸入S7狀态碼。BHE有效表示使用高八位資料線。
- 幾個控制引腳：
ALE引腳為位址鎖存引腳，在T1時有一個高電平門信号，訓示AD0-AD15複用引腳輸出位址了。
DT/R引腳為資料線發送方向引腳，整個總線周期内，高電平表示向外，低電平表示向CPU。
DEN引腳為資料有效引腳，在T2-T4内的一部分時間為低電平（有效），訓示AD0-AD15複用引腳輸出資料了。
M/IO引腳為MEM或者IO操作引腳，在整個總線周期内，高電平表示對MEM操作，低電平表示對IO操作。
WR和RD引腳在DEN有效期間的部分時間有效，若為寫則WR有效，若為讀則RD有效。
- 總線形成電路設計：（最小系統）
- 其他控制總線的功能：
READY準備好引腳：由8284時鐘發生器接管，在總線周期的T3内8086檢測該引腳，若為低電平則認為外部慢速MEM或IO沒有準備好，進而在總線周期中插入一個Tw等待周期。