可重構發射機的整體延遲器後仿真驗證研究
超寬帶 2-18GHz 延遲器的版圖如圖1所示，晶片内部包括上文描述的增益均衡器子產品、單刀雙擲、雙刀雙擲子產品、延遲單元子產品、參考路徑子產品以及數字控制單元子產品等，采用 0.13um SiGe BiCMOS 工藝，晶片中的電感采用 ADS 自主設計，大大減小了版圖的面積，版圖面積為 3*0.89mm。
在版圖設計中需要考慮天線效應，門鎖效應等，同時要在空餘地方填充不同金屬層，進而達到 DRC 要求的金屬密度，本次設計采用該工藝特有的 TSV 工藝，能夠大大優化晶片地線接地性能。
同時輸入輸出 PAD 與 GSG 探針設計成相同間距，PAD 之間具有 150um 的間隔，進而友善後期用探測台對晶片進行測試。
對本次設計的超寬帶延遲器進行後仿真驗證,對延遲器的不同開關狀态下進行延遲時間仿真，仿真結果如圖2所示。
整體超寬帶延遲器可以實作 0-378ps 的延遲功能，延遲步進為 6ps，即 6bit 6ps 的延遲功能。由于設計時為了減小版圖面積，采用自制電感縮小了整體面積，但是不可避免的會影響延遲精度。對延遲器輸出資料用 Matlab 軟體進行均方根延遲誤差和最大的延遲誤差計算，結果如圖3所示。
超寬帶延遲器的延遲精度顯示，在 2-18GHz 工作頻帶内，延遲均方根誤差最小為 1.7ps，最大為 5.9ps。仿真結果顯示，在低頻段延遲精度可以維持小于 3ps，但是随着頻率增大，電感感抗逐漸增大，将導緻延遲精度變差。
對超寬帶延遲器進行輸入阻抗比對參數 S11 後仿真,S11 後仿真結果如圖4所示，在工作頻帶内 S11 小于-12dB，最大可達-36dB，實作了較好的輸入阻抗比對對超寬帶延遲器進行 S21 參數後仿真。
仿真結果如圖5所示，延遲器增益在2-18GHz 工作頻帶内，S21 增益處于-7~0dB。在相同輸入信号頻率下，不同延遲時間輸出的增益浮動小于 3dB。内部增益均衡器實作了良好的增益補償功能，大大優化了延遲器在高頻時的增益衰減。
對延遲器的線性度進行仿真，仿真結果如圖6所示，整體延遲器可以實作10.4~-7.4dBm 的輸入 PldB，延遲器可以承受較大幅度的信号輸入。
超寬帶衰減器
衰減器(ATT)作為相控陣雷達中的幅度控制子產品，通過控制衰減器的衰減增益可以控制通道内的信号幅度。相比于具有正增益的可變增益放大器，衰減器具有更好的線性度以及更低的功耗，是以在超寬帶發射機中應用更為廣泛。
衰減器分為數字控制衰減器和模拟控制衰減器，數字控制衰減器是通過控制離散的衰減子產品實作離散衰減，而模拟控制衰減器能夠通過開關控制産生連續的衰減量。數字控制衰減器具有更快的響應速度和衰減精度，并且系統複雜度相對較低，是以在電路應用中通常采用數字控制衰減器。
數字控制衰減器的結構一般采用電阻類型，衰減器的增益在實際應用中指的是相對衰減，通過控制開關實作衰減态與參考态的切換。
當衰減器為參考态時，信号直接通過打開的半導體輸出，這時衰減器會存在一個較小的增益插損；當衰減器處于衰減态，信号将通過電阻網絡，進而造成一個較大的增益損耗。衰減态的增益減去參考态的增益将會得出相對衰減的值。
#曆史開講#
