這是一個簡單的腳本,讀design (綜合後),讀library ,加時鐘
design check 開始 做scan 寫兩個檔案給ATPG用
2.問題來了如果design裡面既有 posedeg clk 又有negedge clk ,那麼該如何做scan ,使用上面的腳本還行嗎
實際上當然不行,那麼該怎麼改tcl
這是design ,實際做完scan 之後 為
可以看出先串的下降沿再串的上升沿。為什麼會這樣
先看shift 過程 positive 到negative會有問題
再看capture過程,同樣positive 到negative會有問題
腳本需要加入
添加Set_scan_configuration -clock_mixing mix_edges
對于有clock domain crossing , 上升沿和下降沿 需要 mix_edges
3 。對于multiple clock domain 我們又該如何處理
第2種可能出現問題(頻率一樣,相位不一樣)
這個時候我們添加 lockup cell 相當于添加資料的保持時間
注意這裡添加的位置 .
4 。scan相關信号 主要是要注意第四個
5. 做scan的時候我們首先需要進行 scan rule check
如果失敗 ,兩種方法 該rtl 或者 利用工具 autofix
常見的兩種錯誤 這個時候怎麼利用工具 autofix 呢
時鐘問題tcl 中加入這些 複位問題 留給大家自己思考