目錄
0.Soc涉及的測試問題
1.SOC的全面測試--測試順序看哪部分的失敗幾率大
2.DFT要測的内容 或者說缺陷分類
(a).Stuck At
(b).Transition
(c).Path Delay
(d).Bridge Test
(e).IDDQ
3.DFT測試手段
1. 邊界掃描測試：Boundary Scan Test:
2. 内建自測試BIST:
3. 掃描測試（ATPG）Scan path:
4.DC/AC mode
(a).DC mode
(b).AC mode
5.scan模式下的shift和capture
6.為At-speed test産生shift/capture clk的OCC
7.scan中的專業術語：
以一組信号為開始，可以看到mode有很多種很多層
參考連結：
DFT設計緒論
scan & ATPG
0.Soc涉及的測試問題
- 标準單元---基于SCAN的測試
- 儲存器與模拟子產品---BIST 即MBIST和analog BIST
- 硬核軟核IP---BIST(即Logic BIST,LBIST)，SCAN
- 封裝與IO---Boundary Scan
1.SOC的全面測試--測試順序看哪部分的失敗幾率大
- DC參數測試：高低電平等。
- Scan Based Test測試：在不影響原設計功能的情況下，把不可掃描的寄存器替換成可掃描的寄存器，可置入同時可讀取寄存器資料，測試patter由ATE産生。
-
BIST：Build-in Self Test内建自測試：Logic BIST / Memory BIST / Analog Test.
測試patter由内部産生。
- Boundary Scan:邊界掃描--晶片IO封裝和管腳間/闆級--JTAG組織提出的IEEE1149.1.
- function pattern:提高覆寫率
對應DFT的function mode和晶片正常的work狀态不一樣，這裡屬于DFT的一種測試方式，通過産生function pattern 提高DFT的覆寫率，會有一些DFT的觀察信号以供使用
輸入時鐘/boot方式是通過測試機，比如boot不是從rom/flash之類的地方，而是測試機。
目的是主要針對static defects(靜态缺陷) 測試open，short，stuck-on，stuck-open
- ESD test：加高壓等
- ETC
2.DFT要測的内容 或者說缺陷分類
參考DFT--Design For Test
(a).Stuck At
stuck at 0 就是假設某個組合邏輯cell (以與門為例) 輸出端在制造過程中接地了恒為0 通過ATPG産生一個pattern 經過若幹次shift之後port A和port B都輸入1，但是檢測到與門輸出為0 就确認了這個問題
注意：多個故障點時，故障數量級為 3的n次方-->n為節點
(b).Transition
- 摻雜濃度不穩定、金屬導電率、光刻不規則所引起的故障
- slow-to-rise / slow-to-fall node
(c).Path Delay
針對關鍵路徑模組化
(d).Bridge Test
必須基于版圖設計規則提取故障
(e).IDDQ
- 檢測CMOS短路/開路/粘連
- 通過觀測靜态漏電流變化完成對晶片的測試篩選
DFT涉及的各種"模式" function/test/dc/ac/scan/fast/slow 及基本概念
3.DFT測試手段
對于std cell，mem，io有不同的測試手段
1. 邊界掃描測試：Boundary Scan Test:
測試目标是IO-PAD，利用JTAG接口互連以友善測試。（jtag接口，實作不同晶片之間的互連。這樣可以形成整個系統的可測試性設計）
2. 内建自測試BIST:
模拟IP的關鍵功能，可以開發BIST設計。一般情況，BIST造成系統複雜度大大增加。memory IP一般自帶BIST，簡稱MBIST
3. 掃描測試（ATPG）Scan path:
SCAN技術，也就是ATPG技術。與邊界掃描測試的差別，是内部移位寄存器實作的測試資料輸入輸出。測試目标是std-logic，即标準單元庫。（掃描測試和邊界掃描，不是一個概念。需要差別對待。内部的觸發器，全部要使用帶SCAN功能的觸發器類型。）
4.DC/AC mode
我們所說的DC SCAN就是normal scan test 即慢速測試，測試頻率是10M-30M ,
AC SCAN 也就是at-speed scan (可能有稱為fast scan test)即實速測試，測試頻率與晶片真實工作頻率是一樣的。
70年代到1995年這段時間裡，由于晶片的工作頻率很低隻有20-100M，scan測試隻有DC SCAN，我們就能捕捉到所有std-logic的制造缺陷。但是1995年以後，測試科學家和工程師發現通過DC SCAN測試沒有缺陷的晶片在高工作頻率下使用會有問題。其根本原因是随着制造技術向深亞微米邁進，晶片的工作頻率也提高到200M-1G，原來的SCAN測試方法和模型不再能捕捉到所有的std-logic的制造缺陷。
(a).DC mode
低速DC mode也就是我們經常說的Stuck-at模式，主要檢查我們平時常見的stuck-at 0/1錯誤。比如下圖中的 inverter A端如果被接到了VSS端的話，就是一個stuck at 1的fault。
(b).AC mode
AC mode也被稱為At-speed Structural Test（ASST），是一種高速測試模式，主要測試晶片中的延遲故障，也就是transition。随着半導體制造技術的不斷發展，片上器件的幾何尺寸越來越小。此時，由于制造技術異常，材料純度不夠，環境雜質等因素影響所造成的随機缺陷，導緻電路中某些信号transition time變長，如果這種變化造成關鍵路徑上的延遲不滿足最大延遲要求，那麼整個電路就不能工作在正常頻率下。我們稱這種故障為延遲故障。如下圖的inverter，如果它下降的transition time延遲，就會導緻它整個propagation delay超出理想限定的範圍。
現在高性能超大規模的晶片的故障也越來越多地表現為延遲故障，而不是傳統的stuck-at 故障。是以這個ASST模式也是很重要的，通常會單獨作為一個模式定義在mcmm環境中。
5.scan模式下的shift和capture
參考DFT中scan shift/launch/capture過程，launch off shfit/launch from capture & OCC
6.為At-speed test産生shift/capture clk的OCC
參考DFT中scan shift/launch/capture過程，launch off shfit/launch from capture & OCC
7.scan中的專業術語：
Scan Cells：一個scan cell，在一條scan chain中至少包含一個memory element(FF或latch)。
Master Element：直接從上一個scan cell中，得到資料的scan cell，與scan input直接相連接配接。
Slave Element：在scan chain中的同一個clock的scan cell。
Shadow Element：在scan chain之外的FF或latch。
Copy Element：與上下的scan cell擁有相同或相反的資料的scan cell。
Extra Element：在master element和slave element之間的任意一個element。
Scan chain：一系列連接配接起來的scan cell，包括一個input ，output，enable。靠近output的scan cell編号0。
Scan Groups：一系列可并行處理的scan chain(有自己的輸入和輸出)。
Scan Clocks：scan操作的時鐘信号，包括reset和set信号。