原理圖中設計了不同容值和數量的電容，也是考慮去耦半徑的影響，那麼這些數量的電容在PCB布局中該如何放置？
查閱相關文獻，影響去耦電容去耦半徑的因素包括頻率、電源地平面阻抗、電源地平面厚度、電源地平面間媒體的介電常數、電容值和等效串聯電感等，其中電源地平面阻抗對去耦電容去耦半徑的影響最為顯著。PCB中疊層設計、過孔放置都對電源地平面阻抗産生不同的影響，引入一系列不同的寄生參數，導緻阻抗變化、諧振頻率發生偏移等等。
讨論電容去耦半徑中計算了諧振頻率發生條件，實際工程中電容的放置、走線、過孔都會影響諧振頻率。PCB布局走線電容通常會在焊盤處拉出走線通過一個或多個過孔到電源地平面，在高速信号中走線和過孔都會有寄生電感等參數。
電容到負載點、過孔、焊盤産生的寄生電感以過孔的寄生電感影響最大，其寄生電感可通過公式進行估算：
其中，L為寄生電感，機關nH；h為過孔長度，機關inch；d為過孔直徑，機關inch；1inch=1000mil=2.54cm=25.4mm。由公式可知，過孔長度越長，寄生電感越大；直徑越大，寄生電感越小。
電容走線出來至少有兩個過孔，其等效寄生電感呈串聯，為了能減小等效寄生電感可增加并聯過孔，不過這需取決于布局和生産工藝。電感串聯其總電感量增加，如下公式：
假如其他條件不變，電感L增大，焊接安裝在PCB上電容自諧振頻率減小，對高頻段的去耦效果将會被減弱。基于以上分析，在PCB布局走線中采取措施減小寄生電感，從電容布局走線過孔方向進行優化，常有從焊盤走一小段走線通過不同的過孔進入電源平面和地平面。
如下圖所示，對IC引腳去耦時，盡可能縮短焊盤和去耦電容之間走線長度，走線過長會引入額外的寄生電感，進而使去耦電容的總電感增大，如上述公式計算，額外的寄生電感的增加會使諧振頻率變低，影響電容的去耦特性，使有效濾去噪聲的頻率範圍偏離諧振頻率點。
去耦電容與IC管腳共用地孔或電源孔，對于改善去耦效果是有好處的，目的是不增加走線的長度，如下圖所示。
常有IC采用較多去耦電容并聯，對于BGA類IC一般都采用平面去耦的方式，其目标也需采取措施盡可能縮短走線長度。在平面去耦中IC電源引腳和地引腳并不是直接相鄰，去耦電容的位置和過孔放置緊鄰IC電源引腳，電源與地引腳通過電源平面與地平面與去耦電容的兩端相連。
BGA類IC電源引腳和地引腳數量衆多，很多時候無法滿足每個引腳上都有一個去耦電容，一般在一個區域範圍布置一個或幾個去耦電容同時給幾個電源引腳去耦。結合上篇推文電容的去耦電容讨論,在去耦電容布局時，小容值的電容靠近IC引腳，大容值可距離IC稍遠，各個規格的去耦電容均勻對稱布置在IC四周，可使IC所在區域的電源均勻去耦，也可使其内部電流産生的磁通互相抵抵消，進而降低去耦電容引線電感的影響。
如上圖所示，具有電源平面和地平面間距小的多層闆，重點考慮去耦電容與IC管腳間連線通過的路徑，過孔數、穿過的層數等，是否會引入過多的電感。若IC放置層與地層更近，則去耦電容應放置更靠近電源引腳；若IC放置層與電源層更近，則去耦電容應放置更靠近接地引腳。
綜合分析，放置過孔的思想是盡可能減小電流環路面積，進而減小寄生電感。如圖所示常見的幾種電容放置過孔方式。
以上幾種走線方式總結：
1、 焊盤走線連接配接過孔的出現過長，進而導緻引入過大的寄生電感；
2、 在焊盤端點處打孔，電流回路面積明顯減小，走線寄生電感随之減小；
3、 進一步減小電流回路面積，過孔打在焊盤側面；
4、 并聯過孔，焊盤采用敷銅方式，進一步減小寄生電感；
5、 焊盤上直接打過孔使寄生電感達到最小，但此方式會受到制成和生産方式影響，使用需綜合評估。