NULL約定邏輯的異步範式取得了哪些顯著進步？未來被應用在哪些方面？
NULLConventionLogic(NCL)是一種QDI異步設計的範例，它作為傳統同步電路的有前途的替代品，并且由于其低功耗、穩健的架構和易于設計重用而已經找到了許多商業應用。
同步設計模式主導着當今的半導體行業然而，這種時鐘方法面臨着當今高速、低功耗設計期望的重大挑戰，使用的工藝具有不斷增加的實體水準可變性。
在更高頻率下運作的設計中出現了個與時鐘相關的問題，這使得時鐘管理變得越來越困難。
在數字VLSI領域，對低功耗、高速、小型化內建電路（IC）的需求不斷增加。傳統同步（時鐘）域的最新進展允許設計在千兆赫(GHz)級頻率範圍内運作，同時需要更小的面積。
然而，如今大多數基于同步數字設計的裝置都變得非常耗電，其中時鐘占這些設計功耗的很大一部分。
時鐘偏移、時鐘抖動、複雜時序分析等多個與時鐘相關的問題，使時鐘管理極具挑戰性，時鐘配置設定所需的額外驅動器電路進一步增加了能量使用率和面積開銷。
而異步設計将自己視為傳統同步電路的有前途的替代方案，這些電路本身對工藝、電壓和溫度(PVT)變化具有魯棒性，并且有效地規避了與時鐘設計相關的主要挑戰。這導緻該領域在過去幾十年中越來越受歡迎。
比如，2013年國際半導體技術路線圖(ITRS)預測，到2027年，異步邏輯将占價值數十億美元的半導體行業IC全球信号的50%以上，以及2018年IEEE國際器件路線圖和系統(IRDS)将異步計算列為降低功耗的潛在解決方案。
準延遲不敏感(QDI)是一種廣泛使用的分布式開關異步電路實作模型（即開關不會在時鐘邊沿同時觸發），它通過定義良好的控制機制來實作，以保持無錯誤運作期間的功能和同步。
獨特的架構可防止在沒有外部同步信号的情況下任何資料被覆寫。
QDI模型利用分階段的請求-确認控制機制以及某些時序假設，以確定功能不受影響。它在任何線路或門延遲都是無限的假設下運作，由于沒有假設最壞的情況，是以需要執行最少的時序分析。
但是，該模型需要等時分叉假設，這表明線路延遲小于元件内的邏輯元件延遲。
NULL約定邏輯(NCL) 是主要的QDI設計範例之一，由于其固有的優勢，如出色的功率性能、更少的電磁幹擾(EMI)、更少的噪聲、穩健的架構和易于設計重用。
盡管NCL電路已經成功地引起了越來越多的工業興趣，但主要原因有三。
首先，缺乏成熟的計算機輔助設計(CAD)工具來支援自動綜合、優化、測試和驗證。其次，缺乏面積開銷，這主要阻礙了NCL電路的廣泛采用由于架構限制。最後，缺乏具有相關專業知識的人力資源。
輸入完整性要求可能有一些例外情況。例如，可以放寬NCL資料路徑中的某些路徑通過将一些門實作為布爾函數（無滞後），在寬松的情況下徑中的某些路徑通過将一些門實作為布爾函數（無滞後）。
在寬松的情況下，一些輸出在沒有完整輸入集的情況下進行轉換是可以接受的，隻要所有電路輸出都不能在所有輸入轉換之前轉換。
輸入完整性是各種研究工作的主題，因為它給NCL電路帶來了很多開銷和限制，這表明圍繞輸入完整性的概念工作可以在NCL電路中産生潛在的優化，這将在以後的部分中讨論。
可觀察性要求轉換的組合電路中的每個門都需要進行至少一次輸出轉換，即每個門轉換都需要在輸出端是可觀察的，不可觀察的電路可能會引入孤兒在運作期間。
孤兒是線路或門上的轉換未被主輸出上的轉換确認，這可能會在某些時序情況下導緻錯誤的功能（例如，轉換過于慢）。
基于部分确認的概念提出了兩個旨在進一步減少NCL電路面積的設計流程。電路中的任何雙軌信号都可以通過它在上升和下降轉換中扇入的至少一個輸入完成門的輸出來部分确認（其中上升是指NULL到DATA的轉換，下降是指DATA到NULL的轉換）。
SCL邏輯單元、寄存器和完成單元使用一個額外的睡眠信号，該信号可以立即将特定階段重置為NULL，即，與NCL不同，在每次DATA傳播之後，不需要通過流水線傳播單獨的NULL波陣面。
NCL是主要的QDI異步設計範例之一，它作為傳統同步電路的有前途的替代方案，并且由于其低功耗、穩健的架構和易于設計重用而已經找到了許多商業應用。
NCL電路的設計驗證也得到了廣泛的研究。雖然多年來已經開發了各種基于NCL的異步電路的測試和驗證方案，但仍存在一定的局限性。
