NULL约定逻辑的异步范式取得了哪些显著进步？未来被应用在哪些方面？
NULLConventionLogic(NCL)是一种QDI异步设计的范例，它作为传统同步电路的有前途的替代品，并且由于其低功耗、稳健的架构和易于设计重用而已经找到了许多商业应用。
同步设计模式主导着当今的半导体行业然而，这种时钟方法面临着当今高速、低功耗设计期望的重大挑战，使用的工艺具有不断增加的物理水平可变性。
在更高频率下运行的设计中出现了个与时钟相关的问题，这使得时钟管理变得越来越困难。
在数字VLSI领域，对低功耗、高速、小型化集成电路（IC）的需求不断增加。传统同步（时钟）域的最新进展允许设计在千兆赫(GHz)级频率范围内运行，同时需要更小的面积。
然而，如今大多数基于同步数字设计的设备都变得非常耗电，其中时钟占这些设计功耗的很大一部分。
时钟偏移、时钟抖动、复杂时序分析等多个与时钟相关的问题，使时钟管理极具挑战性，时钟分配所需的额外驱动器电路进一步增加了能量利用率和面积开销。
而异步设计将自己视为传统同步电路的有前途的替代方案，这些电路本身对工艺、电压和温度(PVT)变化具有鲁棒性，并且有效地规避了与时钟设计相关的主要挑战。这导致该领域在过去几十年中越来越受欢迎。
比如，2013年国际半导体技术路线图(ITRS)预测，到2027年，异步逻辑将占价值数十亿美元的半导体行业IC全球信号的50%以上，以及2018年IEEE国际器件路线图和系统(IRDS)将异步计算列为降低功耗的潜在解决方案。
准延迟不敏感(QDI)是一种广泛使用的分布式开关异步电路实现模型（即开关不会在时钟边沿同时触发），它通过定义良好的控制机制来实现，以保持无错误运行期间的功能和同步。
独特的架构可防止在没有外部同步信号的情况下任何数据被覆盖。
QDI模型利用分阶段的请求-确认控制机制以及某些时序假设，以确保功能不受影响。它在任何线路或门延迟都是无限的假设下运行，由于没有假设最坏的情况，因此需要执行最少的时序分析。
但是，该模型需要等时分叉假设，这表明线路延迟小于组件内的逻辑元件延迟。
NULL约定逻辑(NCL) 是主要的QDI设计范例之一，由于其固有的优势，如出色的功率性能、更少的电磁干扰(EMI)、更少的噪声、稳健的架构和易于设计重用。
尽管NCL电路已经成功地引起了越来越多的工业兴趣，但主要原因有三。
首先，缺乏成熟的计算机辅助设计(CAD)工具来支持自动综合、优化、测试和验证。其次，缺乏面积开销，这主要阻碍了NCL电路的广泛采用由于架构限制。最后，缺乏具有相关专业知识的人力资源。
输入完整性要求可能有一些例外情况。例如，可以放宽NCL数据路径中的某些路径通过将一些门实现为布尔函数（无滞后），在宽松的情况下径中的某些路径通过将一些门实现为布尔函数（无滞后）。
在宽松的情况下，一些输出在没有完整输入集的情况下进行转换是可以接受的，只要所有电路输出都不能在所有输入转换之前转换。
输入完整性是各种研究工作的主题，因为它给NCL电路带来了很多开销和限制，这表明围绕输入完整性的概念工作可以在NCL电路中产生潜在的优化，这将在以后的部分中讨论。
可观察性要求转换的组合电路中的每个门都需要进行至少一次输出转换，即每个门转换都需要在输出端是可观察的，不可观察的电路可能会引入孤儿在运行期间。
孤儿是线路或门上的转换未被主输出上的转换确认，这可能会在某些时序情况下导致错误的功能（例如，转换过于慢）。
基于部分确认的概念提出了两个旨在进一步减少NCL电路面积的设计流程。电路中的任何双轨信号都可以通过它在上升和下降转换中扇入的至少一个输入完成门的输出来部分确认（其中上升是指NULL到DATA的转换，下降是指DATA到NULL的转换）。
SCL逻辑单元、寄存器和完成单元使用一个额外的睡眠信号，该信号可以立即将特定阶段重置为NULL，即，与NCL不同，在每次DATA传播之后，不需要通过流水线传播单独的NULL波阵面。
NCL是主要的QDI异步设计范例之一，它作为传统同步电路的有前途的替代方案，并且由于其低功耗、稳健的架构和易于设计重用而已经找到了许多商业应用。
NCL电路的设计验证也得到了广泛的研究。虽然多年来已经开发了各种基于NCL的异步电路的测试和验证方案，但仍存在一定的局限性。
