三人表決電路——Verilog HDL語言

三人表決電路

• 任務描述
• 相關知識
• • 邏輯原理
  • 三人表決器真值表
• 程式設計要求
• 源代碼

任務描述

根據所學的組合邏輯及數字電路的知識完成三人表決電路的設計，實作少數服從多數的表決規則，根據邏輯真值表和邏輯表達式完成表決功能。

運用Verilog HDL進行設計，完善三人表決電路的功能描述風格代碼，具備組合邏輯電路的設計仿真和測試的能力。

相關知識

邏輯原理

三人表決電路中， 當表決某個提案時，多數人同意，則提案通過；同時有一個人具有否決權。若全票否決，也給出顯示。

設輸入為 A、 B、 C，且 A 具有否決權。同意用1 表示，不同意用 0 表示；輸出 X 為 1 時表示提案通過； Y 為 1 時表示提案全票否決。 則三人表決電路的真值表如下表所示。

三人表決器真值表

程式設計要求

根據真值表，編寫的程式要能根據不同的輸入完成三人表決功能。

源代碼

測試平台：EduCoder

module JG3(ABC,X,Y);
	input [2:0] ABC;
	output X, Y;
	reg X, Y;
	[email protected](ABC)
    // 請在下面添加代碼，實作滿足三人表決器真值表;
        /********** Begin *********/
    case(ABC)
       //3'b000:begin X<=1'b0;Y<=1'B1;end
       3'b000:begin X=1'b0;Y=1'b1;end
       3'b001:begin X=1'b0;Y=1'b0;end
       3'b010:begin X=1'b0;Y=1'b0;end
       3'b011:begin X=1'b0;Y=1'b0;end
       3'b100:begin X=1'b0;Y=1'b0;end
       3'b101:begin X=1'b1;Y=1'b0;end
       3'b110:begin X=1'b1;Y=1'b0;end
       3'b111:begin X=1'b1;Y=1'b0;end
      default:begin X=1'b1;Y=1'b0;end
    endcase
        /********** End *********/
endmodule
           

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