4月下旬，台積電釋出了一種新版本4nm制程工藝——N4C，計劃在2025年上線量産。這款工藝産品的核心價值是降低了成本。
雖然台積電的大部分精力都集中在其領先的制程節點上，如N3E和N2，但在未來幾年，大量晶片仍将繼續使用5nm和4nm制程。N4C屬于該公司5nm制程系列，為了進一步降低制造成本，N4C進行了一些修改，包括重新建構其标準單元和SRAM，更改一些設計規則，以及減少掩膜層數量。通過以上改進措施，N4C能實作更小的晶片尺寸并降低生産複雜性，進而将晶片成本降低8.5%左右。此外，N4C具有與N4P相同的晶圓級缺陷密度率，由于晶片面積減小，N4C将實作更高的良率，良率提高，就意味着成本下降。
台積電表示，N4C為客戶提供了多種選擇，以在成本效益和設計工作量之間找到更好的平衡。
2023下半年，台積電為客戶量産了3nm制程晶片，版本是N3B，它的高成本是一個問題，在進一步優化3nm工藝，以降低成本的同時，台積電又推出了N4C，充分展現出那些希望使用更具成本效益的FinFET制程節點客戶的心聲。
随着先進制程工藝發展到3nm，在成本壓力面前，強如台積電這樣的晶圓代工大廠也不得不想辦法節流，以節約資本支出。
01
财報與資本支出展現成本壓力
台積電2023年第三季度的财報顯示，季度營收172.8億美金，環比增加10.2%，但同比下降14.6%。由于整體營收增長情況不佳，台積電明顯收縮了最近3年持續高企的資本支出。
2024年4月18日，台積電釋出了2024年第一季度财報，其中，最受關注的兩項資料是營收和毛利率。在這一季度内，該公司單片晶圓（等效12英寸）收入約為6228美元，環比下降407美元。進入一季度，3nm出貨量下降，拉低了産品均價。
該季度内，台積電平均固定成本（折舊攤銷）約為1671美元/片，環比增加73美元/片，3nm的量産帶動折舊攤銷總量提升，進而帶動機關固定成本增加。平均可變成本（其它制造費用）約為1252美元/片，環比下降266美元/片。
綜上，單片毛利為3305美元，環比下降214美元，機關價格減少了407美元，機關成本減少了193美元。
雖然3nm的量産能帶動該公司出貨均價提升（提升至6000美元以上），對毛利率有正向作用，但同時，成本端的增加影響了毛利率。結合該公司對下季度的毛利率指引（51%-53%）來看，其毛利率仍将繼續在低位徘徊。另外，二季度電力成本的增加，也将對該公司毛利率産生影響。
從以上财報資料可以看出，台積電面對着較大的成本壓力，必須想辦法降低成本。
進入2024年以後，傳台積電将在原計劃的基礎上增加全年的資本支出（原計劃280億~320億美元），但一季度财報釋出會上，該公司表示，将維持原來的資本支出計劃不變。這是台積電對全年市況研判，以及成本控制需求綜合考量的結果。
不久前，EUV光刻機龍頭ASML釋出了2024年第一季度财報，營收為52.9億歐元，低于市場預期（54.7億歐元）。本季度收入下滑，很重要的一個原因是台積電及南韓客戶拉貨明顯放緩了。EUV和ArFi是該公司的主要收入來源，約占據其收入的70%。本季度收入的同比下滑，主要是客戶對EUV等産品的拉貨放緩造成的。
整體來看，ASML的财報不太理想，收入和利潤都出現明顯下滑。作為大客戶，台積電對EUV裝置需求的減少，直接導緻ASML營收下滑。這也從一個側面展現出台積電對成本控制的考量。為了解決成本，台積電将工作重心放在了先進封裝方面，因為它既能滿足客戶對先進制程晶片的訂單需求，同時還可以節約成本，相對而言，台積電對EUV光刻系統的需求減弱了。
02
更先進制程的高成本
4nm和3nm是已經量産的制程，成本已經如此之高，正在準備量産的2nm制程成本會更高。
International Business Strategies（IBS）的分析師認為，與3nm處理器相比，2nm晶片成本将增長約50%。
IBS估計，一個産能約為每月50000片晶圓（WSPM）的2nm産線的成本約為280億美元，而具有類似産能的3nm産線的成本約為200億美元。增加的成本，很大一部分來自于EUV光刻裝置數量的增加，這将大大增加每片晶圓和每個晶片的生産成本，而能夠接受如此高成本晶片的廠商，隻有蘋果、AMD、英偉達和高通等少數幾家。
IBS估計，2025~2026年，使用台積電N2工藝加工單個12英寸晶圓将花費蘋果約30000美元，而基于N3工藝的晶圓成本約為20000美元。
随着對AI處理器需求的增加，英偉達在台積電收入中的份額可能會在2024年增加，該公司已經預訂了台積電晶圓代工和CoWoS封裝産能，以確定其用于AI的優質處理器的穩定供應。今年，AMD在台積電總營收中的份額有望超過10%。
正是有蘋果、英偉達、AMD等大客戶下單，台積電才會大規模投資最先進制程，否則，像3nm和2nm這樣燒錢的制程産線，是很難持續支撐下去的。但是，就目前的情況來看，台積電對2024全年的晶圓代工市場預判較為保守，認為之前的預估過于樂觀了（之前預估該行業年增長20%左右），現在看來，增長率可能隻有10%左右。在這種情況下，雖然有大客戶的訂單，也必須控制一下成本和資本支出了。
03
三星從台積電的高成本中獲益
作為台積電的最大競争對手，三星很難在原有的競争體系中實作突破，然而，這兩家在美國大規模建廠的舉動，給三星提供了機會，因為與中國台灣地區相比，台積電在美國制造的4nm和5nm制程晶片的成本至少高出20%~30%。
據悉，台積電已經開始與客戶讨論美國建立晶圓廠晶片訂單并協商新定價。
台積電在日本熊本也在建晶圓廠，将在那裡生産12nm、16nm、22nm和28nm晶片。據報道，台積電日本工廠生産的晶片成本将高出10%~15%。
以上這些消息對三星晶圓代工業務來說可能是一件好事，因為它可以以低于台積電的價格提供相同制程晶片的代工服務，有望從台積電那裡搶走一些客戶訂單。
有消息稱，三星已經接到AMD和谷歌的4nm晶片訂單，AMD的下一代CPU和GPU産品，以及谷歌的Tensor G3，可以使用三星改進版本的4nm工藝制造，可實作更好的能效和性能。
2023年，三星和Ambarella達成協定，代工生産後者用于處理L2~L4級自動駕駛資料的CV3-AD685晶片。此外，三星還赢得了Mobileye的ADAS晶片生産訂單，先前，Mobileye是在台積電那裡下單的。
還有媒體報道稱，三星将再分食特斯拉下一代全自動輔助駕駛（FSD）晶片大單，據悉，下一代FSD晶片将采用三星的4nm制程生産。
前些年，三星是特斯拉較早版本FSD晶片的代工廠，後來，特斯拉選擇台積電作為生産HW 5.0汽車晶片的主要合作夥伴，因為那時三星的4nm制程良率落背景積電太多。産業觀察人士指出，近一年來，三星4nm良率大幅提升，與台積電的差別不大了，成為争取特斯拉訂單回籠的關鍵。
2023年5月，三星執行董事長李在镕和特斯拉CEO馬斯克會面，讨論強化科技聯盟的方式時，便開始醞釀改變。産業人士透露，李在镕在會議中，向馬斯克提出了難以拒絕的優惠合約價格。
面對三星4nm和3nm制程工藝水準、良率的提升，以及價格優勢，台積電必須在成本控制上多做些文章，否則毛利率會明顯下滑。
04
挖掘先進封裝潛力
進入2024年以來，由于iPhone訂單明顯減少，使得台積電的4nm制程産能使用率隻有70%左右。
現在，4nm制程之是以填不滿，并非沒有訂單，而是因為受限于先進封裝CoWoS産能。
作為AI晶片大戶，英偉達的新一代GPU B200的晶片尺寸比H100大一倍，将會消耗大量的晶圓産能，假如封裝産能（CoWoS）能同步跟上的話，就有機會把台積電4nm的産能拉滿。
台積電AI占比能不能快速升高，是否上調資本支出，決定因子并非先進制程的比重，而是與CoWoS封裝的産能規劃緊密相關。
行業預估，台積電2024年的晶片産能将達到32萬片，2025年原本預估為45萬片，現在外資已經上調到60萬片/年，上調幅度超過30%。可見，先進封裝的地位明顯提升，已經和4nm、3nm這些先進制程并駕齊驅了。
除了5nm以下先進制程晶片需要CoWoS這類先進封裝外，從成本角度考量，相對于傳統封裝，3D封裝技術搭配先進制程，是可以降低總體成本的，特别是對台積電和三星這種量級的晶圓代工來說，将Chiplet（小晶片）和3D封裝相結合，将成為一種成本較低的解決方案。
目前，AI大晶片多由台積電代工生産，而從未來的發展态勢來看，AI晶片的半導體數量會不斷增加，由于是用于資料中心和雲計算，對尺寸要求不高，是以，未來的AI晶片很可能會越來越大。
台積電正在通過CoWoS封裝技術，開發比AMD的Instinct MI300X和英偉達B200面積更大的AI晶片，封裝面積達到120mm x120mm。
這裡簡單介紹一下CoWoS（Chip On Wafer On Substrate），它是台積電的一種2.5D封裝技術，由CoW和oS組合而來。先将晶片通過Chip on Wafer（CoW）的封裝制程連接配接至矽晶圓，再把CoW晶片與基闆（Substrate）連接配接，整合成CoWoS。該技術的核心是将不同的晶片堆疊在同一片矽中介層，以實作多顆晶片互聯。在矽中介層中，台積電使用微凸塊（μBmps）、矽通孔（TSV）等技術，代替傳統引線鍵合，用于裸片間連接配接，大大提高了互聯密度和資料傳輸帶寬。根據采用的不同中介層，台積電把CoWoS封裝技術分為3種類型：CoWoS-S（Silicon Interposer）、CoWoS-R（RDL Interposer）和CoWoS-L（Local Silicon Interconnect and RDL Interposer）。
台積電的競争對手三星也在開發先進封裝技術。
為了與台積電争奪AI大晶片訂單，三星推出了FO-PLP先進封裝技術，以吸引客戶。
三星DS部門先進封裝(AVP)團隊正在研究将FO-PLP技術用于2.5D封裝，可将SoC和HBM整合到矽中介層，構成完整晶片。
與CoWoS不同的是，FO-PLP 2.5D是在方形基闆上封裝，CoWoS 2.5D采用的是圓形基闆，FO-PLP不會有邊緣基闆損耗問題，有較高生産率，但因要将晶片由晶圓移植到方形基闆上，作業程式較複雜。
若FO-PLP成功，三星就能将其晶圓代工和存儲器業務有機整合，可以為AI晶片客戶（如英偉達和AMD）提供一站式解決方案。如果能成真的話，三星将能提供有别于台積電的差異化服務，為其争奪訂單增加籌碼。
除了2.5D，三星也在開發3D封裝技術。據悉，該公司将使用 SAINT 技術（三星先進互連技術），以更小的尺寸內建高性能晶片所需的記憶體和處理器。
知情人士表示，三星計劃推出三種SAINT技術：SAINT S，垂直堆疊SRAM晶片和CPU；SAINT D，用于CPU、GPU等處理器和DRAM的垂直封裝；SAINT L，堆疊應用處理器。
據悉，SAINT S方案已經通過了驗證測試，消息人士稱，三星與客戶進行進一步測試後，将于明年推出商業服務。
05
結語
先進制程節點已經發展到了3nm階段，2nm也将于2025年量産。這麼先進的制程技術，對裝置、廠房、電力、技術人員的要求很高，花費的資金不是一般晶圓廠能夠承受的，相關的晶片代工價格也不是一般IC設計公司能夠支付的。而且，随着制程進一步演進，未來的1nm及以下更先進制程的成本将高得吓人。
目前來看，這樣的高成本，就算是在最先進制程工藝市場難求一敗的台積電也無法完全承受，需要采取一些措施來降低成本。同時，三星的先進制程工藝與台積電之間的差距越來越小，再加上其成本優勢，台積電的壓力不小，三星也有了赢得更多訂單的機會。
随着英特爾的加入，并不斷提升其晶圓代工市場影響力，将會給台積電帶來更多壓力，如果不控制好成本，市占率和毛利率難以長期保持目前的水準。