高速EDA電路設計——FPGA電路邏輯的原理圖方式設計與驗證明驗

FPGA電路邏輯的原理圖方式設計與驗證

實驗1：拼接4-16譯碼器

• 用2片3-8 譯碼器拼接成4-16 譯碼器
• 仿真驗證電路的正确性
• 注意觀察輸出信号的毛刺（競争冒險）

我們讓最高位輸入IN_D接到片1的G2BN,接到片2的G1，這樣若IN_D=0，則上方的晶片被選中，下方晶片被禁用，若IN_D=1，則相反。

電路邏輯設計如下：

用QuartusⅡ仿真後得到：

實驗2-A：設計M=12的計數器

• 用161計數器晶片，設計一個M=12的計數器
• 上電後，對CLK信号，從0順序計數到11，然後回繞到0
• 當計數值為11的CLK周期，溢出信号OV輸出一個高電平，其他周期OV信号輸出0

• 用波形仿真觀察電路結果

  電路邏輯設計如下：

  

  用QuartusⅡ仿真後得到：

  

實驗2-B：設計M=20的計數器

• 用161計數器晶片，設計一個M=20的計數器， 可以用多片
• 上電後，對CLK信号，從0順序計數到19，然後回繞到0
• 當計數值為19的CLK周期，溢出信号OV輸出一個高電平，其他周期OV信号輸出0

• 用波形仿真觀察電路結果

  電路邏輯設計如下：

  

  用QuartusⅡ仿真後得到：