高速EDA电路设计——FPGA电路逻辑的原理图方式设计与验证实验

FPGA电路逻辑的原理图方式设计与验证

实验1：拼接4-16译码器

• 用2片3-8 译码器拼接成4-16 译码器
• 仿真验证电路的正确性
• 注意观察输出信号的毛刺（竞争冒险）

我们让最高位输入IN_D接到片1的G2BN,接到片2的G1，这样若IN_D=0，则上方的芯片被选中，下方芯片被禁用，若IN_D=1，则相反。

电路逻辑设计如下：

用QuartusⅡ仿真后得到：

实验2-A：设计M=12的计数器

• 用161计数器芯片，设计一个M=12的计数器
• 上电后，对CLK信号，从0顺序计数到11，然后回绕到0
• 当计数值为11的CLK周期，溢出信号OV输出一个高电平，其他周期OV信号输出0

• 用波形仿真观察电路结果

  电路逻辑设计如下：

  

  用QuartusⅡ仿真后得到：

  

实验2-B：设计M=20的计数器

• 用161计数器芯片，设计一个M=20的计数器， 可以用多片
• 上电后，对CLK信号，从0顺序计数到19，然后回绕到0
• 当计数值为19的CLK周期，溢出信号OV输出一个高电平，其他周期OV信号输出0

• 用波形仿真观察电路结果

  电路逻辑设计如下：

  

  用QuartusⅡ仿真后得到：