文章轉載自： 有哪些功能和方案專攻高速設計布局布線？
1. 概述
在科技高速發展的當今世界，随着電子技術和內建電路技術的不斷進步，半導體工藝的迅猛發展以及人們對資訊高速化、寬帶化的需求，高速電路設計已經成為電子産品開發的一個必不可少的環節。
如果想設計出一款高端産品，就意味着需要不斷地挑戰電子設計的各種極限。不論你 PCB工程師、系統工程師，還是晶片設計工程師，都面臨着信号完整性——當今高速電子設計的一大挑戰。如何高效地設計高速接口電路如 DDR4、PCI Express、40G 比特以太網接口或者 SerDes 接口？如何在設計過程中得到可預見的誤碼率和減少電磁幹擾和串擾？如何處理由高速信号互連線引起的反射、串擾、開關噪聲等信号完整性問題，確定信号傳輸的品質？這些都不是簡單的工作。
2. 高速設計有何特别？
所謂能力越大，責任越大。高速設計在電子設計領域也帶來了自己獨特的挑戰。多年來，高頻信号設計部分的增加與電子系統性能的不斷提高緊密相連。随着系統性能的提高，PCB 設計師的挑戰開始加劇。晶片越來越小，電路闆布局越來越密集，我們也在不斷尋求提供最低功耗的晶片。随着所有這些技術的快速發展，高速設計作為優秀高性能産品設計的核心，包括其所有的複雜性和解決方案便應運而生。
過去 30 年來 PCB 設計發生了很大的變化。 1987 年，我們認為 0.5 微米技術是全能的，但是今天我們發現 22nm 技術是常見的。 1985 年推出的在當時代表主流設計複雜度的邊緣速率（通常為30ns）與今天的邊緣速率（1ns）相比簡直是小巫見大巫，如下圖所示：
當涉及到高速電路設計的時候，電路的布局布線工作将不再是簡單地快速連線或者為滿足産品的外形尺寸去簡單的布局。工程師需要事先規劃每個處理器、記憶體子產品和連接配接器的位置，并仔細确定它們之間的高速互連設計。完善的高速設計意味着在設計之初就制定好電路的限制和規範。確定電路闆上的所有信号完美地進行傳輸，并最大限度地降低信号互相之間的幹擾。那麼這裡就要提到一個專業名詞信号完整性（SI)。SI 就是確定瞬時跳變的數字信号通過較長的一段傳輸線後，在接收端仍能完整地被正确接收，并保證良好的電磁相容性。SI 主要涉及到延遲、反射、串擾、時序、端接政策、電流回路等問題。
信号完整性問題産生的根源：
（1）數字信号開關速度不斷提高，上升沿變快，造成的信号反射、過沖、振鈴和串擾；
（2）信号的幅度不斷降低，信号/噪聲比越來越小；
（3）信号速度的提高；
（4）信号在傳輸線上的傳輸延遲.
3. 信号完整性主要問題表現
3.1 信号反射
如果一根走線沒有被正确終結（終端比對），那麼來自于驅動端的信号脈沖在接收端被反射，進而引發不預期效應，使信号輪廓失真。
信号反射産生原因：
（1）過長的走線；
（2）未被比對終結的傳輸線；
（3）過量電容或電感，以及阻抗失配。
3.2 過沖與下沖
雖然大多數元件接收端都有輸入保護二極管保護， 但有時這些過沖電平會遠遠超過元件電源電壓範圍，損壞元器件。
過沖與下沖産生的原因：
（1）過長的走線；
（2）信号變化太快；
3.3 振鈴(Ringing)
信号的振蕩發生在邏輯電平門限附近，多次跨越邏輯電平門限進而導緻邏輯功能紊亂。信号如果在傳輸線上來回反射，就會産生振鈴。
3.4 時鐘偏移(Clock Skew)
時鐘偏移（Skew）是指不同的接收裝置接收到同一時鐘驅動輸出之間的時間差。對于參考時鐘而言，時鐘偏移有正延時和負延時之分。時鐘偏移可引起有效時鐘周期的減小。
産生的原因:
（1）由不同時鐘路徑的延時或驅動器件不同驅動門之間的時差所造成；
（2）由于接收端之間的門檻值不同、負載電容不同、信号品質的差異所造成。
3.5 串擾
串擾是指兩個不同的電性能網絡之間的互相作用。産生串擾（crosstalk） 的一方被稱作Aggressor，而收到幹擾的一方被稱作 Victim。通常，一個網絡既是入侵者，又是受害者。串擾會導緻誤觸發。
串擾是由同一個 PCB 闆上的兩條信号線之間互容和互感的容性耦合和感性耦合引起線上的噪聲。容性耦合引發耦合電流，而感性耦合引發耦合電壓。
影響串擾的因素：PCB 闆層的參數（厚度，介電常數）等、信号線間距、線端接方式等。
易産生串擾的信号：異步信号和時鐘信号
串擾的解決方法：
信号線距離地線越近，線間距越大，産生的串擾信号就越小。是以解決串擾的方法是移開發生串擾的信号或屏蔽被嚴重幹擾 的信号(包地)。
3.6 電磁輻射
EMI 所産生的問題包括過量的電磁輻射及對電磁輻射的敏感性兩個方面。當數字系統加電運作時，會向周圍環境輻射電磁波， 進而幹擾周圍環境中電子裝置的正常工作。
電磁輻射産生的主要原因：
（1）電路頻率太高；
（2）布局布線不合理，包括特性阻抗控制、線寬控制。
4. 高速設計的解決方案
針對上述高速設計中有關信号完整性方面常見的問題，在進行具體的設計過程中都有哪些解決方案？
4.1 PCB分層設計
PCB 的疊層結構設計是進行信号完整性的分析的基礎， 建議采用多層設計，設計的一般原則如下：
（1）元件面的下層為地平面，以提供器件屏蔽層和為頂層布線提供參考平面；
（2）所有信号層盡可能與地平面相鄰；
（3）盡量避免兩信号層直接相鄰；
（4）主電源盡量與對應地相鄰；
（5）兼顧層壓結構對稱；
（6）關鍵信号與地平面相鄰，不跨分割區。
如上圖所示，對于多層闆，關鍵布線層（時鐘線、總線、接口信号線、射頻線、複位信号線、片選信号線以及各種控制信号線等所在層）應與完整地平面相鄰，優選兩地平面之間。因為，關鍵信号線一般都是強輻射或極其敏感的信号線，靠近地平面布線能夠使其信号回路面積減小，減小其輻射 強度或提高抗幹擾能力。
另外，多層闆中，電源平面應相對于其相鄰地平面内縮(建議值5H～20H)。 如下圖所示，電源平面相對于其回流地平面内縮可以有效抑制“邊緣輻射”問題。
4.2 PCB布局設計
PCB 布局設計時，應充分遵守沿信号流向直線放置的設計原則，盡量避免來回環繞。避免信号直接耦合，影響信号品質。
多種子產品電路在同一 PCB上放置時，數字電路與模拟電路、高速與低速電路應分開布局。避免數字電路、模拟電路、高速電路以及低速電路之間的互相幹擾。
當線路闆上同時存在高、中、低速電路時，應該遵從下圖中的布局原則。避免高頻電路噪聲通過接口向外輻射。
存在較大電流變化的單元電路或器件（如電源子產品的輸入輸出端、風扇及繼電器）附近應放 置儲能和高頻濾波電容。儲能電容的存在可以減小大電流回路的回路面積。
線路闆電源輸入口的濾波電路應應靠近接口放置。避免已經經過了濾波的線路被再次耦合。
在 PCB 闆上，接口電路的濾波、防護以及隔離器件應該靠近接口放置。可以有效的實作防護、濾波和隔離的效果。
4.3 PCB布線設計
4.3.1 普通走線要注意的地方
（1）PCB 走線需要避免直角走線。直角走線導緻阻抗不連續，導緻信号發射，進而産生振鈴或過沖，形成強烈的 EMI 輻射；
（2）PCB 走線特别是時鐘線與總線的粗細應保持一緻。粗細不一緻時，走線阻抗會發生突變， 導緻如同前頁中的問題。
4.3.2 3W 原則
為了減少線間串擾，應保證線間距足夠大，當線中心間距不少于 3 倍線寬時，則可保持70% 的電場不互相幹擾，稱為 3W 規則。如要達到 98% 的電場不互相幹擾，可使用 10W 的間距。時鐘、總線、射頻線等關鍵信号走線和其他同層平行走線應盡量滿足 3W 原則。避免信号之間的串擾。
4.3.3 差分對布線(Differential Pairs)
差分信号就是利用兩根線分别傳輸正信号和負信号，接收端根據兩根線的內插補點就能判定接收到的比特，差分信号能夠極大緩解遠距高速通信的共模信号偏移問題。成對的布線，信号相反，由于幹擾對兩根走線影響相同，增強了抗幹擾能力。良好的差分對應當距離足夠近，并且具有一定的絞合度以抵消空間電(磁)場的影響。是以在布線中盡量保持等長，等寬且緊密靠近。所謂盡量靠近且平行是因為間距會影響到差分阻抗(differential impedance)的值， 此值是設計差分對的重要參數。若兩線忽遠忽近, 差分阻抗就會不一緻, 就會影響信号完整性(signal integrity)及時間延遲(timing delay)。
在 Alitum Designer 中，可以在原理圖設計階段就定義差分對信号。如下圖所示。
當原理圖導入到 PCB 時，其設計規則設定同樣一起導入到 PCB design rule 裡。然後在PCB 中進行差分對布線。如下圖。
4.3.4 From-Tos 布線
From-To主要是用來定義多節點網絡上的 pin-to-pin 管腳之間的布線長度。通過這種方式，我們可以控制一個網絡上某個特定管腳到另一個特定管腳之間的走線長度，以及對應的信号傳輸延遲。這項設定主要在 PCB 設計中進行。
對于多節點網絡，我們需要對每個重要的驅動端-接收端的管腳對建立這些 From-To 對象。對于多節點網絡中這些驅動端到接收端的多組 From-To 對象來說，最主要的目的是要控制對節點網絡中每組信号（從驅動端某管腳到接收端另一管腳）的飛行時間。該飛行時間是指信号從驅動端傳輸到接收端，并達到一定的電平之間的延時。和傳輸延遲和上升時間有關。這種情況下，需要在每組驅動端到接收端進行網絡分段控制（靜态時序）。From-To 用來進行多節點分段控制的方法在高速設計中，對保持信号完整性非常重要。
4.3.5 阻抗布線(Impedance control)
阻抗控制在高速 PCB 設計中是非常重要的。俗話說的好，工欲善其事，必先利其器。要想闆子利索的跑起來，傳輸線阻抗計算肯定不能等閑視之。
在高速設計流程裡，疊層設計和阻抗計算是必須要認真考慮的。基于精确的疊層結構計，AItiumDesigner 建立了标準的 PCB 微帶線和帶狀線模型，由此可以通過設計目标阻抗來自動控制所需的走線寬度，避免在換層走線時重新計算線寬，再人工改變走線寬度的繁瑣。如下圖所示。
阻抗計算方法很成熟，除了Altium Designer 中内置的阻抗計算功能之外，由于更多高速設計特定的要求不同，設計師還可以輔助外部的專門計算阻抗的軟體來計算，并綜合考慮。比如 Polar Instruments 的 SI8000，SI9000，或 Freeware 的 TNT-MMTL 都可以。不同的軟體計算的差别很小。
阻抗的計算是相對比較繁瑣的，但我們可以總結一些經驗值幫助提高計算效率。對于常用的 FR4，50ohm 的微帶線，線寬一般等于媒體厚度的 2 倍；50ohm 的帶狀線，線寬等于兩平面間媒體總厚度的二分之一，這可以幫我們快速鎖定線寬範圍。
除了提升計算效率，我們還要提高計算精度。因為阻抗控制跟制造闆廠的關系也很大。由于加工工藝不同，材料介電系數差異等情況，阻抗設計需要設計師與 PCB 制造闆廠共同協作，根據經驗調整，才能對阻抗有一個理想的控制。
4.3.6 長度調整走線(Length Tuning)
比對走線長度保證了時間敏感信号同時到達目标引腳。在不違反設計規則的前提下，通過對網絡走線中增加蛇形線等方式，能夠動态優化和控制網絡或差分對走線長度。走線長度調整一般是為了控制時序。
比如等長線是為了減少信号相對延時，常用在高速存儲器的位址和資料線上。簡單來說：等長線的作用，就是讓信号傳輸的速度一緻。I2C 總線無需畫等長線，雖然 I2C 信号與記憶體一樣都是有相對時序要求，但由于信号頻率較低，此時由導線長度引起的延時不足以影響正常時序，是以無需等長。當然如果等長也沒什麼不好的。差分線也一樣，高速信号要注意等長。差分線在等長布線時要保證 2 根線等距平行。
走線長度調整有多種應用。比如：
點對點網絡走線長度調整。如下圖所示。
差分對走線長度調整(差分對内部兩個網絡之間走線等長，以及兩對差分對之間走線等長)。如下圖所示。
封裝内管腳延遲所需要的長度調整。 比如大型 BGA 器件内部到器件引腳的信号走線長度，通常沒有進行比對，而且各引腳的信号走線都不相同。這些晶片内部的引腳走線資料可以從晶片的資料手冊拿到。而我們這裡所講的長度比對，就是在晶片外部進行 PCB 設計走線的時候，進行長度調整，來比對晶片内部到引腳的走線部分，進行相應的延時補償。如下圖所示。
4.3.7 Xsignal
在高速布線設計時，網絡的布線拓撲結構是根據這個網絡的腳對腳 (pin-to-pin) 連接配接方式來安排的。預設情況下網絡的 pin-to-pin 連接配接方式是按照最小長度定義的。網絡拓撲結構的選擇有多種原因：
（1）在高速設計中，我們要盡可能地減少信号的反射現象，是以一般選擇菊花鍊形式的網絡拓撲結構；
（2）對于地網絡，星形拓撲結構可以保障所有電流回到一個共同的公共點；
（3）DDR2(某些情況下的DDR3)，可采用平衡T(balanced-T）或支路比對(branch matched)的拓撲結構。
（4）DDR3 和 DDR4 中引入了飛越(fly-by)拓撲結構。在 fly-by 拓撲結構下，位址/控制線/時鐘信号從一個 SDRAM 到下一個之間依次布線，這種方式可以消除反射幹擾。
是以，XSignal 實際上是指設計師定義的兩個節點之間的信号路徑。可以是同一個網絡中的兩個節點，也可以是相關的網絡之間(由一器件分隔開來）的兩個節點。一旦節點對被确定，即可通過相關的設計規則來設定它們的長度以及需要比對的長度。在信号長度規則中使用 XSignal (pin pairing) ，實作每個支路不同的延時補償。
如上圖所示，Altium Designer 可以自動根據 XSignal Wizard 簡單快捷地生成 XSignal，并對其進行相應的規則設定來進行高速布線。
如上圖所示，采用 XSignal 對 DDR4 的連接配接方式進行配置。在長度規則中使用 xSignals (Pin Pairs)，并調整每個pin-pair 的長度達到延時要求。從金手指到第一個器件之間的總線連接配接長度必須相等。
參考：
- 有哪些功能和方案專攻高速設計布局布線？