本節主要介紹FPGA源同步輸入限制——時序例外限制
時序例外限制其實就是告訴fpga的靜态時序分析工具 ，哪些路徑需要進行時序分析，哪些不用進行時序分析。如果不加入時序例外限制，fpga就會把一些不相關時鐘域的信号進行時序分析，進而得到錯誤的時序分析結果。
針對源同步輸入限制，其時序例外就是告訴fpga 輸入時鐘資料的關系，是同沿采樣還是相反沿采樣。一般，就下面四種情況：
(1) 同沿捕獲，輸入時鐘資料邊沿對齊；
(2) 同沿捕獲，輸入時鐘資料中心對齊；
(3) 相反沿捕獲，輸入時鐘資料邊沿對齊；
(4) 相反沿捕獲，輸入時鐘資料中心對齊；
這裡說的同沿捕獲，相反沿捕獲的意思就是，外部器件發送資料的時鐘沿，與fpga采樣資料所用的時鐘沿是不是都是相同類型的時鐘邊沿。比如，外部器件在時鐘的上升沿發送資料，fpga在時鐘的上升沿捕獲資料，那麼這就是同沿捕獲，要是fpga在時鐘的下降沿捕獲資料，那麼這就是相反沿捕獲。
對于同沿捕獲，時序例外有下面幾類（即相反沿捕獲都是時序例外）
建立時間關系，時序例外：
虛拟時鐘的下降沿與資料時鐘的上升沿；
虛拟時鐘的上升沿與資料時鐘的下降沿。
保持時間關系，時序例外：
虛拟時鐘的上升沿與資料時鐘的上升沿；
虛拟時鐘的下降沿與資料時鐘的下降沿。
當進行限制時，如果是SDR輸入，同沿捕獲時，比如是上升沿捕獲，那麼同沿的下降沿也是需要進行時序例外限制的。因為同沿限制指令 隻對相反沿進行時序例外限制，而實際在SDR時，隻用到 了單沿，即上升沿或者是下降沿。這樣剩下的那個沿也是需要時序例外限制的。
1、同沿捕獲，輸入fpga時鐘資料邊沿對齊
Figure 65就是輸入時鐘資料邊沿對齊，外部器件在時鐘上升沿發送資料，fpga在時鐘上升沿進行資料采樣。圖中紅色的實線箭頭就是正确的建立時間關系，藍色的實線箭頭就是正确的保持時間關系。虛線的紅色和藍色箭頭是時鐘偏斜時的建立保持時間關系。建立時間關系是在虛拟時鐘（外部器件發送資料用的時鐘）和資料時鐘（fpga捕獲資料用的時鐘）相近的上升沿間，保持時間關系是在資料時鐘的上升沿與 右邊與其相鄰的虛拟時鐘的下降沿間。
對于同沿捕獲的時序例外限制指令如下：
2、同沿捕獲，輸入fpga時鐘資料中心對齊
Figure 66是同沿捕獲（上升沿），輸入fpga時鐘資料中心對齊的輸入方式，紅色箭頭是正确的建立時間關系，藍色的箭頭是正确的保持時間關系。
時序例外限制指令如下，這裡隻把相反沿進行例外限制：
對于相反沿捕獲，時序例外有下面幾類（即相反沿捕獲都是時序例外）
建立時間關系，時序例外：
虛拟時鐘的上升沿與資料時鐘的上升沿；
虛拟時鐘的下降沿與資料時鐘的下降沿。
保持時間關系，時序例外：
虛拟時鐘的下降沿與資料時鐘的上升沿；
虛拟時鐘的上升沿與資料時鐘的下降沿。
3、相反沿捕獲，輸入fpga時鐘資料邊沿對齊
外部器件在虛拟時鐘的上升沿發送資料，fpga輸入時鐘的下降沿捕獲資料。建立時間關系如下圖67所示的紅色箭頭，保持時間關系如下圖67所示的藍色箭頭。
時序例外限制指令如下：