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FPGA時序限制—TimeQuest基礎

時序限制的目的是:規範設計的時序行為,表達設計者所期望滿足的時序條件,指導綜合和布局布線階段的優化算法等,作用:提高系統設計的fmax、得到正确的時序分析報告

一、       TimeQuest分析流程

FPGA時序限制—TimeQuest基礎

二、       TimeQuest分析步驟

1.      在工程編譯之前,先要選擇時序分析工具,這裡選擇TimeQuest工具:Setting/Timing Analysis Setting/Use TimeQuest Timing Analyzer during compilation選項

FPGA時序限制—TimeQuest基礎

2.      加入SDC檔案,可以先運作TimeQuest編寫SDC檔案或者先建立一個空的SDC檔案(按照個人習慣),也可以加入TCL檔案,這裡和SDC檔案是等價的,當然用TCL工具會更加友善。

FPGA時序限制—TimeQuest基礎

3.      開始編譯QuartusII的整個工程

4.      啟動TimeQuest工具

此圖為TimeQuest的開始界面,

1)      Generate timing netlist :右鍵Start産生時序網表

2)      Read in SDC File :讀取在之前加入SDC檔案,便于在SDC檔案中在繼續加入其他的限制

3)      打開SDC檔案就可以加入自己要加的限制了

FPGA時序限制—TimeQuest基礎
FPGA時序限制—TimeQuest基礎
FPGA時序限制—TimeQuest基礎
FPGA時序限制—TimeQuest基礎
FPGA時序限制—TimeQuest基礎

4)      在Constraints裡有一些加入限制的工具,可以一步一步的加入

當然,這裡有個先後時序,有的人經驗比較豐富的,先建立SDC檔案,然後再Timequest中看分析結果,或進一步優化限制,作為入門可以在TimeQuest中加入限制,然後再編譯再檢視分析結果。

5) 檢視分析結果

在Report是中檢視Setup Hold等分析結果

根據報告分析時序違規路徑,具體的SDC檔案編寫和時序分析在後面的博文中會陸續講到

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