quit -sim #退出仿真
.main clear
# Create the work library
vlib work
vmap work work
# Compile the verilog files
vlog key_counter_scan.v
#編譯.v檔案,檔案名用自己的.v檔案替代
vlog key_counter_scan_TB.v
# Run simulation
vsim -voptargs=+acc key_counter_scan_TB
#仿真,不優化,否則沒有波形
#Add all the top signals
add wave *
#The time of run
run 800us
用TCL操作仿真,可以減少界面操作時間,便于程式調試。
常用的一些指令:
退出目前仿真quit -sim
vlib work
#編譯修改後的檔案,我這裡把設計檔案和仿真檔案分開放了,是以寫兩個。vlog "../Src/*.v"
vlog "../Sim/*.v"
#開始仿真
vsim -voptargs=+acc work.tb_Cordic_Cos_Sin
#添加指定信号
#添加頂層所有的信号
# Set the window types
# 打開波形視窗
view wave
view structure
# 打開信号視窗
view signals
# 添加波形模闆
add wave -divider {tb_Cordic_Cos_Sin}
add wave tb_Cordic_Cos_Sin/*
add wave -divider {tb_Cordic_Cos_Sin}
add wave tb_Cordic_Cos_Sin/uut/*
.main clear
#運作xxms
run 100us
不必每次都輸入指定do檔案的指令,在腳本控制台直接按上鍵就會顯示上一個執行過的指令。