H264_Lite高清視訊編碼器/解碼器IP核（FPGA/ASIC通用）

我公司針對圖傳系統（如無人機無線圖傳），推出H.264高清視訊編解碼器IP核。可以在FPGA/ASIC上內建使用。

1. H264_Lite視訊編解碼器（encoder&decoder）由硬體描述語言verilog實作，此設計經過FPGA EDA工具編譯後可內建于可程式設計邏輯器件(FPGA)平台；也可以使用Synopsys Design Compiler綜合後作為ASIC晶片的IP核使用。該視訊編碼器輸出碼流完全符合H.264視訊編碼标準；解碼器能解碼H264_Lite自己編碼的碼流。該設計針對硬體面積，編碼幀率，綜合頻率做了設計結構上的優化。該設計對FPGA實作做了特别的時序優化，在Xilinx Zynq7020上可以綜合到150MHZ，單核就能夠實作[email protected]的FPGA應用場景，雙核可以實作[email protected]的應用場景，三核可以實作[email protected]的應用場景。

2. IP 特色

   a):編解碼幀率高：1080P30理論編解碼最低時鐘頻率是110MHZ

   b):硬體面積小：在zynq7020上，單核隻占50%的邏輯資源

   c):延時低：1080P30時，編碼器硬體延時在1ms以内；解碼器硬體延時在8ms

   d):碼率控制：可以按MB為機關調整QP，碼率更平滑

   e):超高清圖像支援：最大編解碼圖像尺寸為3840x2160

   f):超長GOP支援:最大可以256幀才編碼一個I frame，削減碼流帶寬高峰，仍保持優秀的容錯性

   g):編碼器，解碼器內建在一起，共享硬體邏輯，面積更小

   h):誤碼控制：針對無線傳輸(如wifi，微波等)等不保證資料完整性的場合，做了特殊處理，如無人機應用

3. 應用場景

   a):無人機航拍，圖傳

   b):行車記錄儀

   c):網絡錄影機(IP Camera)

   d):……

針對圖傳系統，我們推出編碼＋解碼的流模式，讓圖像采集＋編碼＋解碼＋顯示的系統延時在10ms以内。

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