H264_Lite高清视频编码器/解码器IP核（FPGA/ASIC通用）

我公司针对图传系统（如无人机无线图传），推出H.264高清视频编解码器IP核。可以在FPGA/ASIC上集成使用。

1. H264_Lite视频编解码器（encoder&decoder）由硬件描述语言verilog实现，此设计经过FPGA EDA工具编译后可集成于可编程逻辑器件(FPGA)平台；也可以使用Synopsys Design Compiler综合后作为ASIC芯片的IP核使用。该视频编码器输出码流完全符合H.264视频编码标准；解码器能解码H264_Lite自己编码的码流。该设计针对硬件面积，编码帧率，综合频率做了设计结构上的优化。该设计对FPGA实现做了特别的时序优化，在Xilinx Zynq7020上可以综合到150MHZ，单核就能够实现[email protected]的FPGA应用场景，双核可以实现[email protected]的应用场景，三核可以实现[email protected]的应用场景。

2. IP 特色

   a):编解码帧率高：1080P30理论编解码最低时钟频率是110MHZ

   b):硬件面积小：在zynq7020上，单核只占50%的逻辑资源

   c):延时低：1080P30时，编码器硬件延时在1ms以内；解码器硬件延时在8ms

   d):码率控制：可以按MB为单位调整QP，码率更平滑

   e):超高清图像支持：最大编解码图像尺寸为3840x2160

   f):超长GOP支持:最大可以256帧才编码一个I frame，削减码流带宽高峰，仍保持优秀的容错性

   g):编码器，解码器集成在一起，共享硬件逻辑，面积更小

   h):误码控制：针对无线传输(如wifi，微波等)等不保证数据完整性的场合，做了特殊处理，如无人机应用

3. 应用场景

   a):无人机航拍，图传

   b):行车记录仪

   c):网络摄像机(IP Camera)

   d):……

针对图传系统，我们推出编码＋解码的流模式，让图像采集＋编码＋解码＋显示的系统延时在10ms以内。

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