使用Verilog實作FPGA計數器功能

編寫VerilogHDL程式，實作如下功能：

利用開發闆上的數位顯示譯碼器設計一個十進制計數器，要求該計數器具有以下功能：

1.計數範圍為0-20，計算到20時自動清零，計數間隔時間為1s；

2.具有按鍵異步/同步清零功能；

1. 用一個時鐘脈沖，分出兩個頻率，一個為計數頻率，一個為掃描頻率。

2. 利用計數頻率，模拟出一秒的跳變時間，再對其進行時間計數。

3. 用除法及取餘數将時間計數分成十位和個位。

4. 動态掃描數位管，先位選再段選，把對應位的數字賦給對應位數位管顯示。

5. 開辟按鍵寄存器變量，按下後時間計數清零。