使用Verilog实现FPGA计数器功能

编写VerilogHDL程序，实现如下功能：

利用开发板上的数码显示译码器设计一个十进制计数器，要求该计数器具有以下功能：

1.计数范围为0-20，计算到20时自动清零，计数间隔时间为1s；

2.具有按键异步/同步清零功能；

1. 用一个时钟脉冲，分出两个频率，一个为计数频率，一个为扫描频率。

2. 利用计数频率，模拟出一秒的跳变时间，再对其进行时间计数。

3. 用除法及取余数将时间计数分成十位和个位。

4. 动态扫描数码管，先位选再段选，把对应位的数字赋给对应位数码管显示。

5. 开辟按键寄存器变量，按下后时间计数清零。