選自IBM BLOG
作者：Brent Anderson 等
機器之心編譯
編輯：澤南、杜偉
下一次晶片工藝的技術突破要來了。
「垂直半導體技術突破可以幫助半導體行業繼續其前進道路，實作重大改進，包括全新的晶片架構，待機時間長達一周的手機，更低能耗的 IoT 裝置等等。」本周二，IBM 和三星提出了一種全新晶片制造技術 VTFET，相比 FinFET 可以有兩倍性能提升，或者減少 85% 能耗。
在試圖把更多半導體裝入有限空間的努力過程中，VTFET 工藝解決了許多以往解決不了的性能障礙。它還能讓半導體使用更大的電流，同時減少了能源浪費。
VTFET 為延續摩爾定律找到了一條途徑，不知這種工藝何時能夠落地，制成晶片落到我們的手中。
早在 1965 年，計算機科學家戈登 · 摩爾（Gordon Moore）首先提出假設：內建電路上可以容納的半導體數目在大約每經過 18 個月便會增加一倍，同時計算機的運作速度和存儲容量也翻一番。這就是半導體領域著名的摩爾定律。目前，可以塞進單個晶片的半導體數量幾乎達到了極限。
圖源：wikipedia
但與此同時，計算系統的前進道路并沒有放緩。動态 AI 系統已準備好為人們生活的方方面面（從道路安全到藥物發現和先進制造）提供動力，這就需要未來出現性能更強大的晶片。是以，為了延續摩爾假設的速度和計算能力的進步，我們需要制造具有多達 1000 億個半導體的晶片。
IBM 研究院與三星合作，在半導體設計方面取得了突破性進展，聲稱有助于摩爾定律在未來幾年保持活力，并重塑半導體行業。他們提出了一種在晶片上垂直堆疊半導體的新方法，稱為垂直傳輸納米片場效應半導體（Vertical-Transport Nanosheet Field Effect Transistor, VTFET）。如下為 VTFET 晶圓示意圖：
在新的次元：重新定義摩爾定律的邊界
當今，主流的晶片架構采用橫向傳輸場效應半導體（FET），例如鳍式場效應半導體（FinFET），因矽體類似魚背鳍而得名。finFET 在設計上沿着晶圓表面對半導體分層，電流沿水準方向流動。與這類設計不同的是，VTFET 是在垂直于矽晶圓的方向上将半導體分層，并允許電流在堆疊半導體中上下流動。
下圖為接通電流時，VTFET（左）和橫向 FinFET（右）半導體組合結構的并排比較。
這種新的設計方法通過放寬半導體門長度、間隔厚度和觸點尺寸的實體限制來解決縮放（scaling ）障礙，并在性能和能耗方面對這些功能進行優化。
下圖（左）為 VTFET 設計師和項目經理 Brent Anderson，（右）為硬體技術專家和主要研發成員 Hemanth Jagannathan，他們在展示 VTFET 晶圓。
圖源：Connie Zhou
通過 VTFET，IBM 和三星成功地證明了在 CMOS 半導體設計中，探索納米片技術以外的縮放性能是可能的。在這些先進的節點上，與按比例縮放的 FinFET 替代方案相比，VTFET 能夠提供兩倍的性能提升或者減少高達 85% 的能耗。
今年 5 月，IBM 就釋出了全球首款采用 2nm 制程工藝的晶片，每平方毫米容納 3.33 億個半導體，号稱可以将 500 億個半導體內建到一個指甲大小的晶片上。據當時的介紹，IBM 這款 2nm 晶片的半導體采用的 three-stack GAA 設計。
此次，VTFET 延續技術創新，用垂直堆疊半導體的方法打開了新的可能。
探索更多空間
過去，設計師通過縮小栅極間距和布線間距将更多半導體封裝到晶片上。這種适合所有元件的實體空間被稱為接觸式栅極間距（Contacted Gate Pitch, CGP）。縮小栅極和布線間距的能力使得內建電路設計師将裝置中能夠容納的半導體從數千個增加至數百萬乃至數十億。
然而，即使是采用最先進的 FinFET 技術，間隔、栅極和觸點的空間依然是有限的。一旦達到 CGP 的極限，也就沒有擴充的空間了。
在晶圓上水準排列層的 FET 配置。需要使用圖中藍色虛拟隔離門來隔離浪費空間分離相鄰電路。
VFET 配置在晶圓上的垂直排列層，通過縮小栅距和消除虛拟隔離栅顯著提高了密度。
由于垂直定向電流、栅極、空間和觸點不再受傳統方式的限制，我們有了更多空間擴充 CGP，同時保證了健康半導體、觸點和隔離（隔離和淺溝槽隔離，STI）的位置。由于擺脫了橫向布局和電流方向限制，我們能夠使用更大的源 / 漏觸點來增加器件上的電流。
我們還可以選擇栅極長度來優化器件引導電流和洩漏，而隔離層厚度可以獨立優化以降低電容。我們無需被迫在栅極、隔離和觸點尺寸之間進行權衡，這可以提高半導體速度并降低功耗。
VTFET 另一個關鍵的特性是能夠将 STI 用于相鄰電路隔離，以實作零擴散中斷（ZDB）隔離，而不會損失有源栅極間距。相比之下，橫向傳輸的 FET 電路密度受到電路隔離所需的單雙擴散的影響，這會影響進一步縮小半導體尺寸的能力。
未來晶片設計的方向
在 Albany 實驗室。
即使是在十年以前，我們也能感受到橫向架構會在激進的栅極間距下達到規模限制，實際上在晶片中的所有的元件都已接近極限。IBM 提出的方式旨在尋找打破這些障礙的途徑。
由于栅極間距比生産中已知的任何産品都更加激進，且矽晶片栅極間距低于 45 nm 的 CMOS 邏輯半導體。IBM 相信，VTFET 設計代表着建構下一代半導體的巨大飛躍，這将使未來幾年出現更小、更強大和更節能的裝置。
參考内容：
https://www.youtube.com/watch?v=OF3Zwfu6Ngc&t=1s
https://research.ibm.com/blog/vtfet-semiconductor-architecture?lnk=ushpv18nf1