随着芯片中晶体管尺寸微缩速度的减慢，一种关键性的系统功能集成技术正在兴起：异构集成（HI）。
它利用先进的封装技术来实现更高的功能密度和更低的成本/功能比。随着AI 大模型驱动的高性能计算（HPC）、边缘AI、自动驾驶及电动汽车等主要半导体应用的快速发展，传统的复杂逻辑芯片正在往尺寸更小、功能划分更细的chiplet（芯粒）方式转变，这就对芯片-芯片间的互连提出了更高的要求，包括更高密度、更快速度和更高的可靠性。这大大增加了对异构集成的需求，从而提高了对先进封装技术创新的要求。
异构集成利用先进的封装工艺将采用异构设计和不同工艺节点的chiplet（芯粒）集成到单个封装中，这样芯片设计者可以根据自己特定的系统需求选择最佳的工艺节点，例如计算chiplet采用3nm工艺、射频chiplet使用7nm，从而以经济有效的方式快速设计和制造出可满足特定功能的超级芯片。异构集成不仅以更高的互连密度为目标，而且还将实现完整系统功能所需的各种模块（例如逻辑芯片、传感器、存储器等）集成在单个封装中。这种方式可将整体能效和性能大幅提升，同时封装尺寸又可显著减小。
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面向AI HPC的先进封装解决方案
针对AI加速和云计算应用的高性能处理器的典型高密度先进封装尺寸为55mm x 55mm或更大，一般包含5-2-5（顶部5层、中间2层、底部5层）先进衬底，有的甚至多达11-2-11引线层。Chiplet 可以通过硅桥扇出技术进行互联，或通过以硅中介层（Si Interposer）作为集成平台的2.5D互连。借助这些技术，业界的目标是在同一空间内获得更多的计算能力。
日月光（ASE）所提供的高密度封装解决方案包括倒装芯片球栅阵列 (FCBGA)、扇出型衬底上芯片(FOCoS)、FOCoS-Bridge和2.5D封装。FCBGA中芯片间的互连是通过BGA衬底完成的，其最小L/S（线宽/线距）可达到10μm/10μm左右。目前非常流行且紧俏的台积电CoWoS（Chip on Wafer on Substrate）是一种2.5D封装技术，利用硅中介层上的RDL（再分布层）来连接chiplet，其L/S可低至0.5μm/0.5μm。
希望进一步了解台积电CoWoS及先进封装工艺技术的朋友，请点击查看：
· 台积电与英特尔的Chiplet与先进封装策略对比https://mp.weixin.qq.com/s/-8FT0SBPlkbEaxwS7FB_xQ
· 台积电未来两年CoWoS先进封装产能已经被英伟达和AMD买断
https://mp.weixin.qq.com/s/vuIZuDiirYAinZ1stiE-KQ
在2.5D封装的硅中介层中，所有的chiplet都是并排连接的。然而，随着所需chiplet数量的增加，其面积变得越来越大，导致每片晶圆能够生产的芯片数量越来越少（12英寸晶圆能够生成的裸片一般少于50个），这种方式显着增加了2.5D封装的制造成本。不过，并非所有应用都需要0.5μm/0.5μm的细微间距，为此日月光提出了FOCoS，即利用扇出型技术的RDL来集成不同的chiplet，其L/S最低可以达到2μm/2μm，这就为市场和客户提供了成本更低的替代解决方案。
此外，日月光的FOCoS-Bridge技术在需要高速传输的区域使用硅桥来互连不同的芯片（例如逻辑芯片和存储器）以提供高密度布线，而在其他区域则使用Fan-Out RDL进行集成。因此，它在L/S设计中兼顾了0.5μm/0.5μm和2μm/2μm的灵活性，同时实现了封装密度和带宽的显着提升。
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高性能芯片-封装-系统协同设计
为了实现上述高带宽和高密度的目标，芯片级、封装级和整个系统级都必须协同设计，以实现整体设计的优化，而不是仅仅考虑单个级别或组件。当EDA工具进行设计优化时，必须考虑整个传输路径上的整体信号变化，包括铜柱、RDL细线、硅通孔（TSV）、微凸起（μbump）等。然后才可以使用眼图来分析SerDes 链路的电气性能。在设计高速信号的差分对时，需要降低回波损耗和插入损耗，特别是在工作频段。从芯片到封装再到整个系统，中国台湾的制造优势在于能够完成从头到尾的交钥匙设计过程。
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以更少的能源提供更多的算力
芯片设计行业目前的重点是优化能源利用效率。人们提出的关键问题之一是，以前位于系统板上的电源调节和去耦组件是否可以移至更靠近封装或处理器芯片的位置。甚至有人提出要重新设计片上供电网络（PDN），比如直接从芯片背面供电（Backside PDN）。
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供电网络 (PDN) 的电源完整性设计
通过策略性地放置电容方式可以实现优化电源完整性和最小化噪声的目的。理想情况下，电容应尽可能靠近芯片放置，但这取决于电容的尺寸和制造工艺，这两者都会影响成本和性能。传统的SMT电容（表面贴装）相对较大，现在可以采用芯片级硅电容 (Si-Cap)来实现很好的电容特性。
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UCIe联盟
过去，系统设计人员在芯片级和板级都有许多标准通信协议可供选择（例如Block-to-Block、内存总线，或者互连接口协议）。针对封装级集成的行业协议正在不断进化，特别是考虑到使用2.5D和FOCoS封装技术进行chiplet集成的通用接口需求。
2022年3月，英特尔邀请半导体产业链上下游厂商组成UCIe联盟，推出了chiplet集成的标准化数据传输架构，以降低先进封装设计的成本。ASE 很荣幸成为创始会员（发起会员）之一。
总部位于中国台湾的日月光能够提供多种先进封装类型，所开发的封装设计规范可以与晶圆代工厂规范兼容，也可以与OEM厂商和云服务提供商的系统要求相结合，以满足全面的UCIe封装标准要求。该标准可协助实现各种先进封装技术架构，如2.5D、3D、FOCoS、Fan-out、EMIB、CoWoS等，从而满足HPC应用中各种chiplet的异构集成要求。ASE正在积极参与制定和遵循国际标准，以便为全球半导体行业提供综合解决方案。
异构集成技术已有多年发展历史，它不仅可用于同质和异构小芯片的集成，还可将连接器等其他无源和有源组件集成到单个封装中。实现这样的异质异构集成目标不仅需要先进的封装技术，还需要设计和测试的协调。日月光可提供全面的设计和封装服务解决方案，包括系统设计、封装和测试，以帮助客户缩短芯片设计周期并加速产品创新。
