台積電在2023年報裡指出，台積電的2nm研發着重于基礎制程制定、良率精進、電晶體及導線效能改善以及可靠性評估，預計2024年内，重要客戶完成晶片設計，并開始做驗證。
英特爾是副總裁在采訪中表示，英特爾的20A即2nm工藝将在2024年進入量産，而英特爾準備再次引領小型化，其中Arrow Lake是主導産品，預計将于2024年下半年推出。
三星呢，則是在财報中表示，其代工廠将在6月正式推出SF2即2nm工藝，SF2的PDK、EDA 工具和授權 IP）将在2024年第二季度完成，随後合作夥伴就能使用SF2來設計制造晶片。
三大代工廠都把2nm的推出當成是一場重頭戲，但目前我們仍然心存疑問：2nm到底能用來幹什麼？它能在多大程度上改變目前的晶片？
最近，台積電執行副總裁兼聯席首席營運官米玉傑與AMD首席技術官馬克·佩珀馬斯特 (Mark Papermaster)展開了有關于2nm的對話，這或許能幫助我們對2nm以及之後的世界有一個更深入的了解。
實體和創新的界限
在這次談話中，台積電首席營運官米玉傑首先提到了2nm的艱難，台積電從0.5微米開始到2nm，在三十餘年的時間裡，半導體的縮放超過了4000倍，但随着制程的更新，擴充也變得越來越有挑戰性，但他認為，2nm之後仍然有發展空間，成功關鍵就是客戶合作。
米玉傑表示，先進制成的進化還未停止，機會和挑戰機會并存，台積電采用雙研發團隊體制，通過兩支團隊交替推出最新制程，擁有更多時間和技術資源，雖然目前每代制程開發周期長達五年甚至七年，較之前二至三年明顯放緩，但未停止。他強調，7nm制程之後，台積電每一個新制程都會導入新技術，2nm将導入更複雜的GAAFET技術，暫定2025 年量産。
他也提到，台積電正在開發技術，包括矽光子技術、與 DRAM 供應商合作來優化HBM，以及研究将n和p兩種MOS器件互相堆疊在一起的CFET半導體方案等。台積電未來還會進行更多開發，以推動半導體業繼續向前。
而AMD的首席技術官佩珀馬斯特也對目前先進制程提出了自己的看法，他表示，2010 年代初以來，傳統代工廠和無晶圓廠IC 設計企業合作模式逐漸顯露不足，在現在的代工市場中，甲乙方需要達成更密切的合作，大家一同努力來讓晶片發揮應有的性能。
佩珀馬斯特認為，台積電所強調的設計制程協同最佳化（DTCO，Design-Technology Co-Optimization）作用越來越大。一方面DTCO 有助辨識過于極端而缺乏價值的制程路線，聚焦客戶真實需求，減少開發壓力，另一方面，DTCO 可幫助客戶産品性能、能耗、晶片面積三大要素間取得平衡，達成單純制程微縮難實作的目标。DTCO 也有助發揮單一節點的技術潛力。
佩珀馬斯特所提到的DTCO，可能有很多人對它還不夠了解，這項神秘方法，在台積電在過去幾個世代先進制程的效能提升方面扮演了重要角色。
DTCO即設計技術協同優化，如其字面所示，就是設計與制程技術尋求整合式的優化，來改善效能、功耗效率、電晶體密度、以及成本，台積電此前曾表示，制程研發團隊與設計研發團隊一開始就必須攜手合作，針對下一世代技術的定義進行設計技術協同優化，兩個團隊必須保持開放的心态，探索設計創新與制程能力的可能性，許多創新的想法都在這個階段被提出來，其中有些想法可能太積極而無法借由既有技術實作，有些想法初步看起來可能很有潛力，但是結果卻沒那麼實用，而設計技術協同優化的目的就在于定義真正有意義的調整，超越單純的幾何微縮，進而達成提升效能、功耗、面積的目标。
舉例來說，台積電的7nm就是設計技術協同優化成功的證明之一。其在16nm率先采用鳍式場效（FinFET）半導體結構時，采用三鳍結構于單一标準元件，提供優于平面式電晶體的驅動強度。基于鳍式分離的特性，第一代FinFET技術使用通用型鳍式栅格（global fin grid）将鳍的置放彈性最大化，此類型栅格預先設定好鳍的放置位置，是一種應用在整個晶片上支援邏輯及混合新号設計的通用鳍式栅格系統。
邁入到7nm時，台積電發現通用型鳍式栅格也許不是優化效能、功耗、面積的最佳選擇，是以在進行設計技術協同優化探索時推出特殊型鳍式栅格（local fin grid）的概念，創造了優化标準元件鳍片置放的靈活性，并将寄生電容和電阻降到最低。如此一來，相較于前一世代制程，我們能夠使用更少的鳍數量來達到所需的效能，同時提升密度。相較于10nm制程，DTCO讓台積電的7nm制程邏輯密度增加超過1.6倍，速度增快約20%，功耗降低約40%。
DTCO從整體角度審視裝置如何互相互動以及它們如何同時滿足多種要求，并促使代工廠尋找建構裝置的新方法，它成為了從平面半導體過渡到 finFET 半導體的關鍵因素，而從 finFET 中汲取的工程經驗成為了全栅納米片半導體以及未來叉片半導體和 CFET 的推動者。
當傳統的擴充方法開始力不從心時，DTCO 才真正開始受到重視。通過共同優化設計與技術、系統與技術，系統架構師可以從技術中獲得比傳統擴充方法更多的優勢，孤立的設計和工藝步驟需要發展成為跨職能團隊，廣泛的合作已被認為是推動半導體發展的關鍵，伴随着GAA的推出，DTCO的重要性愈發凸顯。
佩珀馬斯特作為晶片設計公司的技術人員，與來自晶圓代工廠的米玉傑在這一方面達成了共識：2nm乃至更先進的制程，不再是晶圓代工廠的閉門造車，而是需要更多設計公司的助力，伴随制程的不斷推進，代工廠和設計公司也結合得愈發緊密，多方合作來延續摩爾定律。
來自Chiplet的助力
對于2nm之後的晶片技術，AMD也在另一段視訊中提出了新的觀點，AMD首席技術官佩珀馬斯特與AMD 進階副總裁兼企業研究員薩姆·納夫齊格（Sam Naffziger）讨論了Chiplet，如何将半導體分解成以新穎的方式組裝在一起的元件，并以此挑戰摩爾定律的放緩，或許也可以為2nm乃至之後的半導體業界提供助力。
佩珀馬斯特和納夫齊格都強調了晶片标準化的重要性。
“特定領域的加速器，是實作每瓦每美元最佳性能的最佳途徑。是以，這對于取得進步絕對是至關重要的，”納夫齊格解釋說，“你不可能為每一個領域都提供特定的産品，是以我們能做的是建立一個晶片生态系統——本質上是一個庫。”
納夫齊格指的是通用晶片組互連 Express（UCIe）——一種晶片組通信的開放标準，該标準自 2022 年初創立以來，已經赢得了包括 AMD、Arm、英特爾和英偉達在内的巨頭廣泛支援，不少中小型企業也在嘗試接入這一标準。
AMD 自 2017 年推出第一代 Ryzen 和 Epyc 處理器以來，一直走在晶片組架構的前沿。如今，Zen的晶片庫已經發展到包括多個計算、I/O 和圖形晶片，并将其組合打包到消費級和資料中心處理器中。而AMD 于 2023 年 12 月推出的 Instinct MI300A APU 就是晶片組的執行個體之一，它包含 13 個獨立的晶片——4 個 I/O 晶片、6 個 GPU 晶片和 3 個 CPU 晶片，以及 8 組 HBM3 記憶體。
納夫齊格表示，在未來，像UCIe這樣的标準可能會讓第三方制造的晶片組進入AMD的封裝中，他提到了矽光子互連，這種可以緩解帶寬瓶頸的技術，在未來有可能将第三方晶片帶入 AMD 産品。不過他也認為，如果沒有低功耗的晶片到晶片互連技術，矽光子互連是不可行的。
納夫齊格說：“你将光學技術安裝在晶片上，是因為你需要巨大的帶寬。是以你需要每比特的相對低能耗，這樣才有意義，而封裝内晶片是獲得低能耗接口的途徑。"他認為向共同封裝光學技術的轉變“即将到來”。
為此，幾家矽光子初創公司已經在推出這樣的産品。例如，Ayar 實驗室開發了一種相容 UCIe 的光子晶片組，該晶片組已內建到英特爾去年制造的圖形分析加速器原型中，不過截至目前，第三方晶片（無論是光子晶片還是其他晶片）還沒有正式進入到 AMD 産品中，有待進一步的發展，要實作異構多晶片，标準化隻是需要克服的衆多挑戰之一。
值得一提的是，AMD 曾經向競争對手的晶片制造商提供過晶片組，英特爾在 2017 年推出的 Kaby Lake-G 部件采用了 Chipzilla 的第八代核心和 AMD 的 RX Vega GPU，該部件最近又出現在 Topton 的 NAS 闆上。
納夫齊格此前還接受過IEEE Spectrum的采訪，在關于Chiplet如何改變半導體制造技術這一問題上，他也發表了自己的看法。
“這絕對是該行業正在努力解決的問題。這就是我們今天所處的位置，也是我們 5 到 10 年後可能發展的方向。我認為現在的技術基本上都是通用型的，它們可以很好地與單片晶片相比對，也可以用于晶片組。對于晶片，我們擁有更專業的知識産權。是以，我們可以設想在未來實作工藝技術的專業化，并獲得性能優勢、成本降低和其他方面的好處。但這并不是目前的産業現狀。” 納夫齊格說到。
納夫齊格表示，AMD架構的目标之一是讓它對軟體完全透明，目前AMD正在想方設法擴充邏輯功能，但 SRAM 是一個更大的挑戰，而模拟功能肯定無法擴充。AMD已經采取了将模拟與中央 I/O 晶片分離的措施，如3D V-Cache——一種與計算晶片三維內建的高密度緩存晶片，他希望未來會有更多這樣的專用化産品。
在摩爾定律放緩的如今，Chiplet能幫助AMD實作更多技術上的願景，即便是制程推進至2nm之後，Chiplet也能幫助解決SRAM這樣的痛點，截至目前，标準化是Chiplet亟需解決的一個問題。
寫在最後
2nm的争奪戰目前已經悄然展開，台積電、英特爾和三星開始尋找自己的客戶，數以百億計的美元砸向了新的晶圓廠，第一個大規模量産2nm晶片的廠商，無疑會引領之後的工藝制程革命。
但對于AMD這樣的無晶圓廠公司來說，2nm這樣的昂貴的先進制程，不是單純的提升晶片的半導體密度，還要顧及未來的架構演進，以及先進封裝等技術的交彙融合，如何權衡2nm乃至1.6nm的工藝，又給未來的晶片設計行業提出了新難題。
【來源：半導體行業觀察】