一位全加器Verilog的三種不同的描述

寫出一個一位全加器（包括carry-in 和carry-out端口）的三種不同的描述，其中一個描述使用門級模型，另一個使用連續指派語句，第三個使用組合的always。

第一種：

module full_adder(S,C_out,A,B,C_in);
input A,B,C_in ;
output S,C_out ;

wire p1,p2,p3 ;
reg S,C_out ;

xor g1 (p1,A,B);
	g2 (S,p1,C_in) ;
	
and g3 (p2,p1,C_in) ;
	g4 (p3,A,B) ;
or	g5 (C_out,p2,p3) ;

endmodule
           

第二種：

module full_adder(S,C_out,A,B,C_in);
input A,B,C_in ;
output S,C_out ;

assign {C_out,S} = A +B +C_in ;

endmodule
           

第三種：

module full_adder(S,C_out,A,B,C_in);
input A,B,C_in ;
output S,C_out ;

reg S,C_out ;

always @(A or B or C_in)
begin
	{C_out,S} = A +B +C_in ;
end
endmodule