写出一个一位全加器(包括carry-in 和carry-out端口)的三种不同的描述,其中一个描述使用门级模型,另一个使用连续赋值语句,第三个使用组合的always。
第一种:
![](https://img.laitimes.com/img/9ZDMuAjOiMmIsIjOiQnIsICM38FdsYkRGZkRG9lcvx2bjxiNx8VZ6l2cs0TVYVmcwJjWxhmMMBjVtJWd0ckW65UbM5WOHJWa5kHT20ESjBjUIF2X0hXZ0xCMx81dvRWYoNHLrdEZwZ1Rh5WNXp1bwNjW1ZUba9VZwlHdssmch1mclRXY39CXldWYtlWPzNXZj9mcw1ycz9WL49zZuBnLzAjMwQTN1YTMxIjMwAjMwIzLc52YucWbp5GZzNmLn9Gbi1yZtl2Lc9CX6MHc0RHaiojIsJye.png)
module full_adder(S,C_out,A,B,C_in);
input A,B,C_in ;
output S,C_out ;
wire p1,p2,p3 ;
reg S,C_out ;
xor g1 (p1,A,B);
g2 (S,p1,C_in) ;
and g3 (p2,p1,C_in) ;
g4 (p3,A,B) ;
or g5 (C_out,p2,p3) ;
endmodule
第二种:
module full_adder(S,C_out,A,B,C_in);
input A,B,C_in ;
output S,C_out ;
assign {C_out,S} = A +B +C_in ;
endmodule
第三种:
module full_adder(S,C_out,A,B,C_in);
input A,B,C_in ;
output S,C_out ;
reg S,C_out ;
always @(A or B or C_in)
begin
{C_out,S} = A +B +C_in ;
end
endmodule