verilog代碼中的綜合開關

今天用官方IP仿真時看到名叫"state_ascii"的寄存器，出于好奇将它的格式改為ascii顯示，然後發現在波形中顯示出了狀态機的名字！立馬找到如下代碼：

百度後發現synthesis translate_off和synthesis translate_on組合使用可以使某段代碼不綜合

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