項目場景&問題描述：
對TD的FIFO IP核進行仿真時，參照了這位大佬的 把TD的仿真庫導入modelsim的文章
但是
無論怎麼輸入信号（圖中的FIFOrd_en、FIFOwd_en、sys_clk、DATA等）
輸出信号始終為高阻态Hizzzzzzzzzzzzzzzzz （圖中的FIFOdata、FIFOempty、FIFOfull）
其他IP核也是。。。。。。。。。。。。。。。。。
這不是手寫FIFO能解決的事。。。
原因分析：
modelsim的具體報錯
當編譯
的時候，能start simulation
但是其實隻應該加入FIFO_sim.v，這時候start simulation的報錯如下
解決方案：
testbench需要調用glbl ！！！！！！！！！！！！！！！！！！！！
//glbl Instantiate
glbl glbl();
見 文章的testbench的17行
另外一些細節：
1.最好把這個庫一起導入EG4_ver，具體見文章
基于FPGA的DDS在Modelsim與TD的聯合仿真（三）
2.仿真的時候不用你的IP核的.v檔案了，用_sim.v即可
比如我就用FIFO_sim.v而非是FIFO.v了