i.MX - RT1052時鐘及鎖相環（PLL）分析

寫在前面：

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目錄

• • 時鐘樹
  • PLL 鎖相環
  • • ARM PLL (PLL1)
    • System PLL (PLL2)
    • USB1 PLL (PLL3)
    • Audio PLL (PLL4)
    • Video PLL (PLL5)
    • Ethernet PLL (PLL6)
    • USB2 PLL (PLL7)
  • 時鐘頻率參考

時鐘樹

RT1052的時鐘配置設定圖是長這樣子的：

PLL 鎖相環

• 在這個晶片中有 7個鎖相環

  

• PLL reference clock

  

ARM PLL (PLL1)

當該 PLL從 24 MHz參考時鐘合成低抖動時鐘時，該 PLL的時鐘輸出頻率範圍為 650 MHz至 1.3 GHz。輸出頻率由 7位寄存器字段 CCM_ANALOG_PLL_ARM [DIV_SELECT]選擇。

  計算公式：

    PLL output frequency = Fref * DIV_SEL / 2

System PLL (PLL2)

該 PLL從 24 MHz參考時鐘合成低抖動時鐘時，PLL具有一個輸出時鐘，外加 4個PFD（PFD0/1/2/3）輸出。

PFD 是 Phase Fractional Dividers 的縮寫，這裡翻譯為相位分數分頻 。盡管此 PLL确實具有 DIV_SELECT寄存器字段，但旨在使該 PLL僅在 528 MHz的預設頻率下運作（即這個分頻值隻是為了滿足該 PLL在 528 MHz下運作而設定的）。

USB1 PLL (PLL3)

該 PLL從 24 MHz參考時鐘合成低抖動時鐘時，USB1 PLL具有 4個頻率可程式設計的 PFD（相位分數分頻器）輸出。

USB1 PLL的輸出頻率為 480 MHz。 即使 USB1 PLL具有 DIV_SELECT寄存器字段，在正常操作中，該PLL仍應始終設定為 480 MHz。

Audio PLL (PLL4)

Audio PLL從 24 MHz參考時鐘合成低抖動時鐘時，該 PLL的時鐘輸出頻率範圍為 650 MHz至 1.3 GHz。 它具有分數 N合成器。

Audio PLL可以選擇 / 1，/ 2，/ 4這三種 post dividers。 可以根據以下公式，通過對 CCM_ANALOG_PLL_AUDIO和 CCM_ANALOG_MISC2寄存器集中的字段進行程式設計來設定輸出頻率。

  計算公式：

    PLL output frequency = Fref * (DIV_SELECT + NUM / DENOM)

Video PLL (PLL5)

Video PLL從 24 MHz參考時鐘合成低抖動時鐘時，該 PLL的時鐘輸出頻率範圍為 650 MHz至 1.3 GHz。 它具有分數N合成器。

Video PLL可以選擇 / 1，/ 2，/ 4，/ 8，/ 16這五種 post dividers。 可以通過根據以下公式對 CCM_ANALOG_PLL_VIDEO和 CCM_ANALOG_MISC2寄存器集中的字段進行程式設計來設定輸出頻率。

  計算公式：

    PLL output frequency = Fref * (DIV_SELECT + NUM / DENOM)

Ethernet PLL (PLL6)

該 PLL從 24 MHz參考時鐘合成低抖動時鐘時，該 PLL産生的參考時鐘為：

• 先做出 500MHz的時基

• 通過設定 CCM_ANALOG_PLL_ENET [DIV_SELECT]位字段将 ref_enetpll1程式設計為 25、50、100和125 MHz
• ref_enetpll2固定為 25 MHz

USB2 PLL (PLL7)

USB2 PLL僅通過直接連接配接由USB UTM接口使用。

時鐘頻率參考