目錄
1. Spartan-6系列封裝概述
2. Spartan-6系列引腳配置設定及功能詳述
1. Spartan-6系列封裝概述
Spartan-6系列具有低成本、省空間的封裝形式，能使使用者引腳密度最大化。所有Spartan-6 LX器件之間的引腳配置設定是相容的，所有Spartan-6 LXT器件之間的引腳配置設定是相容的，但是Spartan-6 LX和Spartan-6 LXT器件之間的引腳配置設定是不相容的。
表格 1Spartan-6系列FPGA封裝
2. Spartan-6系列引腳配置設定及功能詳述
Spartan-6系列有自己的專用引腳，這些引腳是不能作為Select IO使用的，這些專用引腳包括：
- 專用配置引腳，表格2所示
- GTP高速串行收發器引腳，表格3所示
表格 2Spartan-6 FPGA專用配置引腳
注意：隻有LX75, LX75T, LX100, LX100T, LX150, and LX150T器件才有VFS、VBATT、RFUSE引腳。
表格 3Spartan-6器件GTP通道數目
注意：LX75T在FG(G)484 和 CS(G)484中封裝4個GTP通道，而在FG(G)676中封裝了8個GTP通道；LX100T在FG(G)484 和 CS(G)484中封裝4個GTP通道，而在FG(G)676 和 FG(G)900中封裝了8個GTP通道。
如表4，每一種型号、每一種封裝的器件的可用IO引腳數目不盡相同，例如對于LX4 TQG144器件，它總共有引腳144個，其中可作為單端IO引腳使用的IO個數為102個，這102個單端引腳可作為51對差分IO使用，另外的32個引腳為電源或特殊功能如配置引腳。
表格 4Spartan6系列各型号封裝可用的IO資源彙總
表格 5引腳功能詳述
| 引腳名 | 方向 | 描述 |
| User I/O Pins | ||
| IO_LXXY_# | Input/ Output | IO表示這是一個具有輸入輸出功能的引腳，XX表示該引腳在其Bank内的惟一辨別，Y表示是差分引腳的P還是N引腳 |
| Multi-Function Pins | ||
| IO_LXXY_ZZZ_# | Zzz代表該引腳除IO功能之外的其他功能， | |
| Dn | Input/ Output (during readback) | 在SelectMAP/BPI模式中，D0—D15是用于配置操作的資料引腳，在從SelectMAP的回讀階段，當RDWR_B為低電平時，Dn為輸出引腳，在配置過程結束後，該引腳可作為通用IO口使用 |
| D0_DIN_MISO_MISO1 | Input | 在Bit-serial模式中，DIN是惟一的資料輸入引腳； 在SPI模式中，MISO是主輸入從輸出引腳； 在SPI x2 or x4模式中，MISO1是SPI總線的第二根資料線； |
| D1_MISO2, D2_MISO3 | Input | 在SelectMAP/BPI模式中，D1、D2是配置資料線的低2bit；在SPIx4 模式中，MISO2和MISO3是SPI總線的資料線的高2bit |
| An | Output | 在BPI模式中A0—A25是輸出位址線，配置完成後，它們可作為普通IO使用 |
| AWAKE | Output | 挂起模式中的狀态輸出引腳，如果沒有使能挂起模式，該引腳可作為普通IO引腳 |
| MOSI_CSI_B_MISO0 | Input/ Output | 在SPI配置模式中的主輸出從輸入引腳； 在SelectMAP模式中，CSI_B是低有效的Flash片選信号； 在SPI x2 or x4模式中，這是最低資料線 |
| FCS_B | Output | 在BPI模式中，BPI flash的片選信号 |
| FOE_B | Output | 在BPI模式中，BPI flash的輸出使能 |
| FWE_B | Output | 在BPI模式中，BPI flash寫使能 |
| LDC | Output | 在BPI模式中，在配置階段LDC保持低電平 |
| HDC | Output | 在BPI模式中，在配置階段HDC保持低電平 |
| CSO_B | Output | 在SelectMAP/BPI模式中，菊花鍊片選信号； 在SPI模式中，是SPI Flash的片選信号； |
| IRDY1/2, TRDY1/2 | Output | 使用PCI 的IP Core時，它們作為IRDY和TRDY信号 |
| DOUT_BUSY | Output | 在SelectMAP模式中，BUSY表示裝置狀态； 在Bit-serial模式中，DOUT輸出資料給菊花鍊下遊的裝置 |
| RDWR_B_VREF | Input | 在SelectMAP模式中，RDWR_B是低有效的寫使能信号；配置完成後，可當做普通IO使用 |
| HSWAPEN | Input | 當是低電平時，在配置之前将所有IO上拉 |
| INIT_B | Bidirectional (open-drain) | 低電平表示配置存儲器是空的；當被拉低時，配置将被延時；如果在配置過程中變低，表示在配置過程中出現了錯誤；當配置結束後，這個引腳表示POST_CRC錯誤； |
| SCPn | Input | SCP0-SCP7是挂起控制引腳 |
| CMPMOSI, CMPMISO, CMPCLK | N/A | 保留為将來使用，可用作普通IO |
| M0, M1 | Input | 配置模式，M0=0表示并行配置模式，M0=1表示串行配置模式；M1=0表示主模式，M1=1表示從模式 |
| CCLK | Input/ Output | 配置時鐘，主模式下是輸出時鐘，從模式下是輸入時鐘 |
| USERCCLK | Input | 主模式下可選的的使用者輸入配置時鐘 |
| GCLK | Input | 全局時鐘引腳，它們可當做普通IO使用 |
| VREF_# | N/A | 參考門限時鐘引腳，當不用時可作為普通IO使用 |
| Multi-Function Memory Controller Pins | ||
| M#DQn | Input/ Output | #Bank的存儲控制器資料線 |
| M#LDQS | Input/ Output | #Bank的存儲控制器資料使能引腳 |
| M#LDQSN | Input/ Output | #Bank的存儲控制器資料使能引腳N |
| M#UDQS | Input/ Output | #Bank的存儲控制器高位資料使能 |
| M#UDQSN | Input/ Output | #Bank的存儲控制器高位資料使能N |
| M#An | Output | #Bank的存儲控制器位址線A[0:14] |
| M#BAn | Output | #Bank的存儲控制器塊位址線BA[0:2] |
| M#LDM | Output | #Bank的存儲控制器低資料屏蔽 |
| M#UDM | Output | #Bank的存儲控制器高資料屏蔽 |
| M#CLK | Output | #Bank的存儲控制器時鐘 |
| M#CLKN | Output | #Bank的存儲控制器時鐘N |
| M#CASN | Output | #Bank的存儲控制器列位址使能 |
| M#RASN | Output | #Bank的存儲控制器行位址使能 |
| M#ODT | Output | #Bank的存儲控制器終端電阻控制 |
| M#WE | Output | #Bank的存儲控制器寫使能 |
| M#CKE | Output | #Bank的存儲控制器時鐘使能 |
| M#RESET | Output | #Bank的存儲控制器複位 |
| Dedicated Pins | ||
| DONE_2 | Input/ Output | 帶可選上拉電阻的雙向信号，作為輸出，它代表配置過程的完成；作為輸入，拉低可用來延遲啟動 |
| PROGRAM_B_2 | Input | 異步複位配置邏輯 |
| SUSPEND | Input | 高電平使晶片進入挂起模式 |
| TCK | Input | JTAG邊界掃描時鐘 |
| TDI | Input | JTAG邊界掃描資料輸入 |
| TDO | Output | JTAG邊界掃描資料輸出 |
| TMS | Input | JTAG邊界掃描模式 |
| Reserved Pins | ||
| NC | N/A | 未連接配接引腳 |
| CMPCS_B_2 | Input | 保留引腳，不連接配接或接VCCO_2 |
| Other Pins | ||
| GND | N/A | 地 |
| VBATT | N/A | 隻存在于LX75, LX75T, LX100, LX100T, LX150和LX150T晶片，解碼關鍵存儲器備用電源；若不使用關鍵存儲器，則可将之連接配接VCCAUX、GND或者直接不連接配接 |
| VCCAUX | N/A | 輔助電路的供電電源 |
| VCCINT | N/A | 内部核邏輯資源 |
| VCCO_# | N/A | #Bank的輸出驅動器供電電源 |
| VFS | Input | 隻存在于LX75, LX75T, LX100, LX100T, LX150,和LX150T晶片；解碼器key EFUSE程式設計過程使用的供電電源，若不使用關鍵熔絲，則将該引腳連接配接到VCCAUX、GND或者直接不連接配接 |
| RFUSE | Input | 隻存在于LX75, LX75T, LX100, LX100T, LX150和LX150T；用于程式設計的解碼器key EFUSE電阻，如果不程式設計或者不使用key EFUSE，則将該引腳連接配接到VCCAUX、GND或者直接不連接配接 |
3. Spartan-6系列GTP Transceiver引腳
| 引腳名 | 方向 | 描述 |
| GTP Transceiver Pins | ||
| MGTAVCC | N/A | 收發器混合電路供電電源 |
| MGTAVTTTX, MGTAVTTRX | N/A | TX、RX電路供電電源 |
| MGTAVTTRCAL | N/A | 電阻校準電路供電電源 |
| MGTAVCCPLL0 MGTAVCCPLL1 | N/A | PLL供電電源 |
| MGTREFCLK0/1P | Input | 正極參考時鐘 |
| MGTREFCLK0/1N | Input | 負極參考時鐘 |
| MGTRREF | Input | 内部校準電路的精密參考電阻 |
| MGTRXP[0:1] | Input | 收發器接收端正極 |
| MGTRXN[0:1] | Input | 收發器接收端負極 |
| MGTTXP[0:1] | Output | 收發器發送端正極 |
| MGTTXN[0:1] | Output | 收發器發送端負極 |
如表6所示，對LX25T，LX45T而言，隻有一個GTP Transceiver通道，它的位置是X0Y0，所再Bank号為101；其他信号GTP Transceiver的解釋類似。
表格 6GTP Transceiver所在Bank編号