動态截取固定長度資料文法，即+:和-:的使用，這兩個叫什麼符号呢？運算符嗎？
Verilog比較友善的一個特點就是資料的截取和拼接功能了，截取使用方括号
[]
，拼接使用大括号
{}
，例如
reg [7:0] vect;
wire a;
wire [3:0] b,
wire [5:0] c;
assign a = vect[1]; //取其中1Bit
assign b[3:0] = vect[7:4]; //截取4Bit
assing c[5:0] = {a, b[3:0], 1'b1}; //拼接
于是舉一反三（zi zuo cong ming），為了實作動态截取固定長度資料的功能，使用軟體程式設計的思維寫了如下語句，功能很好了解，根據cnt的值，每次截取vect的5Bit資料。：
reg [7:0] vect;
reg [1:0] cnt;
wire [4:0] out;
assign out = vect[cnt+4:cnt];
一頓操作猛如虎，編譯一看傻如狗。使用ModelSim編譯之後，提示有如下文法錯誤：
提示vect的範圍必須為常量表達式。也就是必須為，
vect[6:2]
或
vect[7:4]
，不能是
vect[a:0]
，
vect[4:b]
，或
vect[a:b]
。額，這該怎麼辦呢？
既然有這個使用場景，那Verilog在設計之初就應該會考慮到這個應用吧！于是就去翻IEEE的Verilog标準文檔，在5.2.1章節發現了一個用法可以實作我這個需求，那就是
+:
和`-:符号，這個用法很少，在大部分關于FPGA和Verilog書籍中都沒有提到。
大緻意思就是，可以實作動态截取固定長度的資料，基本文法為：
vect[base+:width]或[base-:width]
其中
base
可以為可變，
width
必須為常量。
下面來舉幾個例子來了解這個符号。
有如下定義：
reg [7:0] vect_1;
reg [0:7] vect_2;
wire [2:0] out;
以下寫法分别表示什麼呢？
vect_1[4+:3];
vect_1[4-:3];
vect_2[4+:3];
vect_2[4-:3];
分為三步：
1.先看定義。
vect_1[7:0]定義是大端模式，則vect_1[4+:3]和vect_1[4-:3]轉換後也一定為大端模式；vect_2[0:7]定義是小端模式，則vect_2[4+:3]和vect_2[4-:3]轉換後也一定為小端模式。
2.再看升降序。
其中+:表示升序，-:表示降序
3.看寬度轉換。
vect_1[4+:3]表示，起始位為4，寬度為3，**升序**，則vect_1[4+:3] = vect_1[6:4]
vect_1[4-:3]表示，起始位為4，寬度為3，**降序**，則vect_1[4-:3] = vect_1[4:2]
同理，
vect_2[4+:3]表示，起始位為4，寬度為3，升序，則vect_2[4+:3] = vect_2[4:6]
vect_2[4-:3]表示，起始位為4，寬度為3，降序，則vect_2[4-:3] = vect_2[2:4]
ModelSim仿真驗證，建立test.v檔案：
module test;
reg [7:0] vect_1;
reg [0:7] vect_2;
initial
begin
vect_1 = 'b0101_1010;
vect_2 = 'b0101_1010;
$display("vect_1[7:0] = %b, vect_2[0:7] = %b", vect_1, vect_2);
$display("vect_1[4+:3] = %b, vect_1[4-:3] = %b", vect_1[4+:3], vect_1[4-:3]);
$display("vect_2[4+:3] = %b, vect_2[4-:3] = %b", vect_2[4+:3], vect_2[4-:3]);
$stop;
end
endmodule
在ModelSim指令視窗輸入：
//進入到源檔案所在檔案夾
cd c:/users/whik/desktop/verilog
//編譯
vlog test.v
//仿真
vsim work.test
//運作
run -all
//運作結果
# vect_1[7:0] = 01011010, vect_2[0:7] = 01011010
# vect_1[4+:3] = 101, vect_1[4-:3] = 110
# vect_2[4+:3] = 101, vect_2[4-:3] = 011
# ** Note: $stop : test.v(15)
# Time: 0 ps Iteration: 0 Instance: /test
# Break in Module test at test.v line 15
這種文法表示需要注意，前者起始位可以是變量，後者的寬度必須是常量，即vect[idx+:cnt]不符合文法标準，vect[idx+:4]或vect[idx-:4]才符合。
記得一本書中說的，驗證一個新的知識點或概念是否真正掌握，就是以簡介清晰的語言讓别人聽懂。這個我最近才學習到的知識，不知道大家有沒有明白，歡迎大家在公衆号背景留言交流。
這個小文法知識點在大多數關于FPGA和Verilog的書籍中都沒有，但是在IEEE Verilog的标準文檔中有詳細介紹，畢竟IEEE是标準的制定者。