內建電路内部構成設計的學習總結和想法1

一點內建電路内部構成設計的學習總結和想法：

1.        内部構造設計

1.1 内部構造設計的基本流程

           内部構造設計是從要求時序到程式轉化的重要過程。他的功能相當于軟體設計中的流程圖或者更多的内容。如果沒有這步就很難固定下一步的邏輯設計，還有就是很難讓别人看懂你寫的程式。

           具體的流程如下：

           1．按照時序要求，取得所有決定輸出的條件。

           2．根據時序要求，列出決定輸出的特征方程。并且化簡。

           3．拆分特征方程用門級電路和觸發器來構成内部電路，也就是内部構成。

           4．根據内部構成寫出Verilog HDL描述，也就是RTL程式設計。

1.1.1.取得所有決定輸出的條件

           在這個程式中有幾點要注意的内容：

           1．有的條件是很短的時間内出現的，但是在後面的判斷中需要用到，這就需要建立一個内部信号進行條件延長。

           2．有的條件太長，而隻需要一會。太長會導緻後面的判斷失誤。這就需要建立一個内部信号進行條件縮短。

           3．有的時候輸出信号本身也是條件，這個時候注意一般就可以使用RS,T,JK觸發器之類。

1.1.2.列出特征方程并且化簡

           列出方程我習慣采用的步驟是這樣的

           1．根據時序圖找出上升沿和下降沿的決定條件（當然這個條件不包括異步複位），這兩個條件以外的條件就是保持條件。嚴重注意這兩個條件不可在同時出現。如果想使用同時出現的情況，則第二步則考慮采用JK觸發器的特征方程。

2．把它作為RS觸發器的條件帶入到RS觸發器的特征方程。然後化簡這個特征方程，此時有可能就會化簡到JK觸發器上來哦！這個時候也就決定了輸出電路的最後一個觸發器的形式了。

3．或者也可以采用卡諾圖的方式來化簡，或者QM化簡法。這個看實際情況和個人的喜好了。

其實以上的步驟也就是通常設計中的一下步驟

1. 寫真值表，在設計中可以寫簡單的真值表來确定上升沿，下降沿，保持這三種狀态的條件既可。

2. 對于是帶入哪個寄存器的表達式最好是根據具體情況來選擇，雖然有的時候RS觸發器用起來比較友善。但是電路面積比較大

1.1.3.寫内部構成。

           1．拆出特征方程中一樣的地方。

           2．看能不能構成異或或者同或之類的邏輯結構。

1.1.4.觸發器的描述

           這部分的内容需要多看書。我的筆記裡面有一些但是今天懶得整理了。大家自己上網找找吧。不是很麻煩的事情。