【VerilogHDL】Verilog開發流程

• 1.設計規範
• 2.文本編輯
• 3.功能仿真
• 4.邏輯綜合
• 5.布局布線
• 6.時序仿真
• 7.程式設計下載下傳

1.設計規範

制定設計規格書，在任何設計中都是首先被完成的。主要是抽象描述帶設計數字電路的功能、接口和整體結構。在此，并不需要考慮結構将如何由具體硬體電路來實作。

2.文本編輯

用任何文本編輯器都可以進行，也可以用專用的HDL編輯環境。編輯完成後的檔案儲存為.v檔案。

3.功能仿真

将.v源檔案調入HDL仿真軟體進行功能仿真，檢查邏輯功能是否正确（也叫前仿真），對簡單的設計可以跳過這一步，隻在布線完成以後，進行時序仿真。如果發現錯誤，則傳回第二步，進行除錯處理，知道正确為止。

4.邏輯綜合

将.v源檔案調入邏輯綜合軟體進行綜合，即把語言綜合成最簡的布爾表達式和信号的連接配接關系。邏輯綜合軟體會生成.edf(edif)的EDA工業标準檔案。

EDA：Electronics Design Automation，電子設計自動化。

5.布局布線

将.edf檔案調入CPLD/FPGA廠家提供的軟體中進行布線，即把設計好的邏輯放到CPLD/FPGA内。

CPLD：Complex Programmable Logic Device，複雜可程式設計邏輯器件。

FPGA：Field－Programmable Gate Array，現場可程式設計邏輯門陣列。

6.時序仿真

需要利用在布局布線中獲得的精确參數，用仿真軟體驗證電路的時序（也叫後仿真）。如果發現錯誤則傳回第5步，或者第2步進行除錯處理，知道驗證結果正确為止。這樣的過程可能需要反複多次，才能将錯誤完全排除。

7.程式設計下載下傳

确認仿真無誤後，将檔案下載下傳到晶片中。

完整流程圖如下所示。

引用文獻：

1.《精通Verilog HDL語言程式設計》，劉 波 編著，電子工業出版社，2007年5月第1次印刷。