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除了先進的工藝，先進的封裝已經成為延續摩爾定律的關鍵技術，2.5D、3D、Chipplets等技術成為近年來半導體行業的熱門話題。先進封裝究竟如何在摩爾定律的延續中發揮關鍵作用？2.5D、3D和Chipplet等封裝技術有哪些特點？
人工智能（AI）、車聯網、5G等應用紛至沓來，而且都必須采用高速計算、高速傳輸、低延遲時間、低能耗的先進功能晶片;
晶片小型化變得更加困難，異構內建誕生
也就是說，先進的半導體工藝已經向7納米、5納米邁進，然後開始向3納米和2納米邁進，是以晶體的尺寸接近原子的實體體積極限，電子和實體的限制也使得先進的工藝的連續微化和更新越來越困難。
是以，除了先進工藝的不斷發展外，半導體行業還"山不轉"，尋找其他方法，在保持晶片小尺寸、保持高效率的同時，對晶片進行布局設計，進而成為延續摩爾定律的新解決方案，異構內建（異構設計架構系統， HIDAS）概念應運而生，并成為IC晶片的創新動能。
所謂異構內建，廣義上來說，就是兩種不同晶片的內建，如存儲器和邏輯晶片、光電和電子元器件，通過封裝、3D堆疊等技術。換句話說，兩個不同工藝和不同性質的晶片的內建可以稱為異構內建。
由于應用市場更加多樣化，每種産品的成本、性能、目标人群不同，是以所需的異構內建技術不盡相同，市場差異化的趨勢正在顯現。為此，IC代工、制造和半導體裝置行業紛紛投入異構內建開發，2.5D、3D封裝、Chiplets等流行的封裝技術，是建立在異構內建理念之上，如雨後春筍般湧現。
2.5D封裝有效降低晶片生産成本
過去，晶片大多使用系統級封裝，SiP技術（如封裝中封裝，封裝中封裝等）進行內建。然而，随着智能手機、AIoT等應用，不僅需要更高的性能，還要保持小體積、低功耗，在這種情況下，我們必須找到一種方法，堆積更多的晶片來使體積縮小，是以，目前的封裝技術除了原來的SiP外，還朝着立體封裝技術發展。
綜上所述，立體封裝意味着直接由矽晶圓制成的"矽轉接闆"，而不是過去由塑膠制成的"導線載體"，将幾個具有不同功能的晶片直接封裝成一個效率更高的晶片。換句話說，就是晶片堆疊得高的方式，矽晶片不斷疊加在矽的上面，提高了工藝成本和實體限制，使摩爾定律得以繼續實施。
立體包裝更廣為人知的是2.5D和3D包裝，它從2.5D包裝開始。所謂2.5D封裝的主要概念是将處理器、存儲器或其他晶片并排放置在矽州際闆上，首先通過微凸塊連接配接，讓矽中間闆内部的導線連接配接不同晶片的電子信号，然後通過矽穿孔（TSV）連接配接下面的金屬凸塊，然後通過導線載闆連接配接外部金屬球，實作晶片。晶片和封裝基闆之間的互連更緊密。
2.5D和3D封裝是流行的立體包裝技術。（來源：ANSYS）
目前衆所周知的2.5D封裝技術無非是台積電的CoWoS。CoWoS技術理念，隻需将半導體晶片（如處理器、存儲器等）放在矽中間層上，然後通過晶圓（CoW）封裝工藝上的晶片連接配接到底層基闆。也就是說，晶片通過晶圓晶片（CoW）封裝工藝連接配接到矽晶圓，然後将CoW晶片連接配接到基闆上并內建到CoWoS中，這使得多個晶片可以封裝在一起并通過Si轉接闆連接配接，以達到封裝體積小，功耗低，引腳少的效果。
台積電CoWos包裝技術理念。（資料來源：台積電）
除CoWos外，扇出晶圓級封裝也可以歸類為2.5D封裝的一種方式。扇出晶圓級封裝技術的原理是從半導體裸晶的端點将所需的電路拉出到再配置設定層以形成封裝。是以無負載闆，無導線，凸塊，生産成本降低30%，晶片更薄。同時，晶片面積減少很多，也可以取代成本較高的直通矽晶體穿孔，通過封裝技術實作內建不同元件功能的目标。
當然，立體包裝技術不僅是2.5D，還有3D包裝。那麼兩者之間有什麼差別，3D封裝正在被半導體廠商采用呢？
與2.5D封裝相比，3D封裝基于在晶片上形成晶體（CMOS）結構的原理，并直接使用矽穿孔上下連接配接不同晶片的電子信号，以在其上垂直堆疊存儲器或其他晶片。這種封裝最大的技術挑戰是，直接在晶片内制造矽穿孔極其困難，但随着高性能計算、人工智能等應用的興起，再加上TSV技術的日益成熟，可以看到越來越多的CPU、GPU和存儲器開始使用3D封裝。
3D封裝是晶片的直接堆疊。（來源：英特爾）
台積電和英特爾正在積極開發3D封裝技術
英特爾和台積電各自在3D封裝中擁有自己的技術。英特爾使用"Foveros"3D 封裝技術，該技術使用異構堆疊邏輯處理操作将單個邏輯晶片堆疊在一起。換句話說，晶片堆疊首次從傳統的無源矽中間層和堆疊存儲器擴充到高性能邏輯産品，如CPU、圖紙和AI處理器。以前僅用于記憶體的堆疊，異構堆疊現在僅用于記憶體，異構堆疊現在用于允許記憶體和計算晶片以不同的組合堆疊。
此外，英特爾還開發了三種新技術：Co-EMIB、ODI 和 MDIO。Co-EMIB連接配接更高的計算性能和功能，互連兩個或多個Fouros元件，設計人員可以連接配接具有非常高帶寬和極低功耗的模拟器、存儲器和其他子產品。ODI技術為封裝中小晶片之間的全方位互連通信提供了更大的靈活性。頂部晶片可以與其他小型晶片（如EMIB技術）通信，并且與Switchos技術一樣，通過矽通孔（TSV）與下面的底部裸晶片垂直通信。
英特爾 Flyos 技術概念。（來源：英特爾）
該技術還使用大型垂直通孔直接從封裝基闆上為頂部裸片供電，該基闆比傳統的矽通孔大得多，并且具有更低的電阻，進而提供更穩定的功率傳輸，以及更高的帶寬和更低的堆疊延遲。這種方法減少了襯底晶片中所需的矽通孔數量，為有源元件釋放了更多面積，并優化了裸片的尺寸。
另一方面，台積電提出3D多晶片和系統內建晶片（SOIC）的內建。這種系統內建晶片解決方案直接堆疊不同尺寸、工藝技術和已知良好的裸晶體。
台積電提到，該系統內建的晶片密度和速度是使用microbuggs的傳統3D構模組化塊的幾倍，同時顯着降低了功耗。此外，系統內建晶片是一種先驗過程內建解決方案，在封裝前連接配接兩個或多個裸晶，是以系統整合晶片組可以利用公司的InFO或CoWoS後端先進封裝技術進一步內建其他晶片，以建立強大的"3D×3D"系統級解決方案。
台積電還推出了3DFabric，它結合了快速增長的3DIC系統內建解決方案，通過堅實的晶片互連提供更大的靈活性并建立強大的系統。3DFabric 具有不同的前晶片堆疊和後段封裝選項，可幫助客戶将多個邏輯晶片連接配接在一起，甚至與高頻寬存儲器 （HBM） 或異構小型晶片（如類比、輸入/輸出和射頻子產品）串聯。3DFabric 結合了後置 3D 和前置 3D 技術的解決方案，并補充了晶體微型影院，以不斷提高系統性能和功能，減小尺寸并加快上市時間。
在引入2.5D和3D之後，Chipplets也是當今半導體行業最受歡迎的先進封裝技術之一;
除了2.5D和3D封裝外，Chiplets還是最受關注的技術之一。随着電子終端産品高內建度的趨勢不斷增加，對高性能晶片的需求不斷增加，但随着摩爾定律逐漸放緩，在不斷提高産品性能的過程中，如果為了內建新的功能晶片組而增加晶片面積，将面臨成本高、良率低的問題。是以，Chiplets已成為半導體行業因摩爾定律而面臨的瓶頸的技術替代品。
小晶片，就像拼圖一樣，将小晶片變成大晶片
Chiplets的概念起源于20世紀70年代多晶片子產品誕生時，其原理大緻是它由一個由幾個同質、異構等小晶片組成的大晶片組成，即最初設計在同一SoC中的晶片，它們被分離成許多不同的小晶片，然後封裝或組裝， 是以分拆晶片被稱為晶片Chiplets。
由于先進工藝成本的迅速上升，與soC設計不同，大尺寸多核設計分散在更小的晶片上，以滿足當今高性能計算處理器的需求，而靈活的設計方法不僅增加了靈活性，而且具有更好的良率和成本節約，并縮短了晶片設計時間，加快了晶片上市時間。
使用Chipplet有三個主要好處。由于先進的處理成本非常高，特别是模拟電路、I/O等越來越難以随着工藝技術而縮小，而Chipplets就是将電路拆分成獨立的小晶片，并逐個增強功能、工藝技術和尺寸，最後內建起來克服工藝難的微挑戰。此外，基于Chipplets的晶片可用于降低開發和驗證成本。
許多半導體制造商現在正在使用Chipplets來推出高性能産品。例如，英特爾的英特爾 Stratix 10 GX 10M FPGA 采用 Chipplets 設計，可實作更高的元件密度和容量。emIB 技術以現有的英特爾 Stratix 10 FPGA 架構和英特爾先進的嵌入式多晶片互連橋接 （EMIB） 技術為基礎，将兩個高密度英特爾 Stratix 10 GX FPGA 核心邏輯晶片與相應的 I/O 單元相結合。AMD的第二代EPYC系列處理器也是如此。與第一代将記憶體與I / O結合到14nm CPU中的Chipplet方法不同，第二代方法是将I / O與記憶體作為晶片相結合，并将7nm CPU切割成八個Chipplet。
總而言之，過去，晶片效率取決于半導體工藝的改進和提高，但随着元件尺寸越來越接近實體極限，晶片小型化越來越困難，要保持小批量、高效的晶片設計，半導體行業不僅要不斷開發先進的工藝，還要向晶片架構進行改進， 使晶片從原來的單層，到多層堆疊。正因為如此，先進封裝已成為改進摩爾定律的關鍵推動因素之一，引領半導體行業的發展。