CMOS技术是目前集成电路（IC）制造的主流，其制造过程需要使用n型和p型晶体管。在硅基材料中，这种区分是通过掺杂特定的杂质实现的。相比之下，基于二维材料的晶体管则依赖于介电环境中的电荷转移掺杂，或通过源极/漏极金属半导体界面实现载流子注入控制。
这是必要的，因为对于原子层状结构，还没有确定的替代掺杂方法，而且纳米级二维器件的可变性将非常高，除非可以进行精确掺杂。载流子注入的实现取决于金属与半导体接触时可能形成的势垒，即肖特基势垒（SB）。肖特基势垒场效应晶体管（SBFET）表现出双极传输特性，提供了在本征（未掺杂）半导体沟道材料中实现n型和p型载流子传输的可能性。
原则上，此功能允许使用互补电路。然而，具有双极性行为的SBFET目前不用于IC，因为它们的导通电流低于传统MOSFET，并且关断状态下的栅极感应漏极（GIDL）电流更高，导致导通/关断比相对较低。
尽管传统CMOS电路有这些缺点，但SBFET是RFET的一个很有前途的候选者。通过在SBFET中引入更多的栅极，可以独立地改变电荷载流子的注入和导通。因此，单极p型和n型晶体管在单个器件中实现。这种特性的第一次证明可以归因于2001年SB多晶硅薄膜晶体管的双极性操作。
目前，基于2D半导体的RFET有三种主要的物理结构，分别为I型、II型和III型。I型RFET具有两个独立的栅极，分别是控制栅极（CG）和编程栅极（PG）。控制栅极（CG）位于源极侧的肖特基结上，而编程栅极（PG）位于漏极侧的肖特基结上。通过控制栅极（CG）和编程栅极（PG）的电压（VCG和VPG），可以确定两种类型的载流子的注入。
此外，漏极电压VDS（VDS>0或VDS<0）也可以用作附加控制，超出了栅极电压极性。当控制栅极（CG）和编程栅极（PG）都被负偏压时，导带和价带向上弯曲，使空穴通过过热发射和隧穿结合从源极端注入价带。增加的肖特基结抑制了漏极端的电子注入，并且该器件表现出p型FET的导通状态特性。
相反，当控制栅极（CG）和编程栅极（PG）都被正偏置时，通过源极端子增强了电子注入，同时在漏极端抑制了空穴传输，这对应于n型FET的导通状态行为。当编程栅极（PG）被负偏置而控制栅极（CG）被正偏置时，增加的肖特基结将阻止源极和漏极端子处的空穴和电子，从而表现出关断电流状态。类似地，当编程栅极（PG）被正偏置而控制栅极（CG）被负偏置时，该器件不导通，并且当漏极电压为正时被偏置。
II型和III型RFET采用了节点和信道控制的结合。这些结构的工作原理几乎相同，唯一的区别是在III型结构中，一个公共的后门用于控制源漏两端的肖特基势垒，而在II型结构中，这是通过两个独立的本地编程栅极实现的。
附加的控制栅极CG被静电耦合到沟道，可以调制沟道的导电性。当两个Vpg和VCG被负偏置（正偏置）时，该器件被用作处于导通状态的p型（n型）晶体管。当Vpg被负偏置（正偏置）并且VCG处于相反的偏置状态时，器件关断。
假设一个具有对称的p型和n型配置的RFET的传输特性，其中实线和虚线分别表示双栅极（类型I）和三栅极RFET（类型II）。简言之，当编程栅极（PG）和漏极电压被正确设置时，RFET在正控制栅极（CG）电压下表现出n型配置，在负CG电压下呈现出p型配置。
与类型I的RFET相比，在类型II的RFET中观察到更陡峭的亚阈值斜率（SS）。这是因为类型II结构中的CG仅切换沟道中注入的载流子的势垒，而类型I结构的CG同时控制源极侧的注入。然而，传导电流受到通过肖特基势垒的注入的限制，因此两种RFET的传导电流几乎相同。
阈值工程对集成电路非常重要，因为它可以直接影响电路速度和能耗，准确控制场效应晶体管（FET）的导通和截止状态电流。多阈值CMOS技术提供不同的阈值（Vk）选项，用于数字电路中的应用优化。高Vk晶体管用于非关键路径以保持低漏电流，而标准V型和低Vk晶体管通常用于关键延迟路径以满足时间限制。
在传统的硅技术中，实现多个V电压通常需要额外的处理步骤，例如通过离子注入调节掺杂剂原子或通过共集成多个栅极材料调节栅极功函数。但在完全耗尽的绝缘体上硅（FDSOI）中，可以通过改变附加栅极的偏置来实现多个Vk。
同样，基于超薄2D材料的RFET可以通过对编程和控制栅极施加不同的偏置来实现双V。由于RFET中不存在反向沟道，通常使用线性外推、跨导变化和恒流（CC）方法从传输曲线中提取Vk。
多栅极RFET中的载流子控制允许使用多个栅极来额外控制电荷注入和累积。虽然III型RFET的门控结构可以实现阈值工程，但由于沟道内载流子密度的诱导变化，它降低了典型的双极特性。相比之下，II型RFET在不失去极性可重新配置性的情况下为阈值控制提供了更多机会。#历史开讲#
