《CMOS內建電路後端設計與實戰》——導讀

在當今資訊化的社會中,內建電路已成為各行各業實作資訊化、智能化的基礎。無論是在軍事還是民用上,它已起着不可替代的作用。內建電路産業是全球範圍内的核心高科技産業之一，具有戰略性和市場性雙重特性。在國防和國家安全領域，內建電路起着維護國家利益，捍衛國家主權的關鍵作用；在經濟建設和增強綜合國力的過程中，內建電路又是核心競争力的具體表現。自20世紀中期以來，內建電路産業遵循摩爾定律飛速發展。內建電路産業的興起奠定了現代資訊技術的基石，現代資訊技術正迅速地改變世界人們的生活方式，沒有半導體技術突飛猛進的發展就沒有資訊技術日新月異的變化。

內建電路後端設計技術是內建電路設計中的關鍵技術，宇航級、軍用級和高性能級晶片都需要先進的後端設計技術來支撐。目前我國內建電路後端設計能力遠落後于國外發達國家，而且高端的後端設計技術基本被少數幾個發達國家的內建電路設計公司所壟斷，是以發展和提高我國內建電路後端設計能力具有打破國外技術壟斷和封鎖的重要意義。

本書主要内容

全書共有14章，第1～2章概述內建電路發展狀況及後端設計方法，第3～14章講解內建電路後端設計技術。

第1章簡要介紹內建電路發展狀況和重要性，使讀者對內建電路行業有一個初步的了解。

第2章簡要介紹內建電路後端設計方法和業界主流的後端設計工具，使讀者對後端設計有廣度上的認識。

第一部分　後端全定制設計及實戰

第3章講解後端全定制設計之标準單元設計技術的理論知識。标準單元庫是內建電路設計的基礎，它的品質和性能對內建電路設計至關重要。具備自行設計标準單元庫的後端設計能力能夠大大提升內建電路的設計性能并對特殊需求的設計進行靈活優化。

第4章講解後端全定制設計之标準單元電路設計技術。在cmos工藝下，一個給定的邏輯功能可以通過多種電路結構來實作。該章将介紹幾種比較常見的數字電路實作結構，使讀者學習标準單元電路設計的設計方法。

第5章講解後端全定制設計之标準單元電路設計實戰。該章将講解基于amd公司的全定制時序單元hlff的電路設計過程，使讀者學習标準單元電路在實際工程應用中的基本設計技術。

第6章講解後端全定制設計之标準單元版圖設計技術。在完成單元電路的設計之後，就進入版圖設計階段。不管對于數字內建電路設計還是模拟混合內建電路設計，版圖設計都是必不可少的重要設計環節。

第7章講解後端全定制設計之标準單元版圖設計實戰。該章将介紹基于amd公司的全定制時序單元hlff的版圖設計過程，該hlff單元的版圖設計環境基于tsmc130的制造技術要求，使讀者學習标準單元版圖在實際工程應用中的基本設計技術。

第8章講解後端全定制設計之标準單元特征化技術。對一個複雜晶片中的每一個子產品，不論是簡單的标準單元（如nand、nor等），還是複雜的定制設計子產品（如ram或處理器核等）都需要一個時序模型。

第9章講解後端全定制設計之标準單元特征化實戰。在設計完成标準單元的原理圖和版圖後，時序分析工具需要讀取該單元的時序資訊，比如綜合工具需要知道單元的邏輯功能、單元實際的輸入負載電容、在不同輸入斜率和輸出負載情況下單元的延時和功耗、單元的面積等，單元時序資訊特征化就是用模拟仿真器來提取标準單元以上資訊的過程。通過時序資訊特征化提供單元的時序資料給多種時序分析工具使用。

第二部分　後端半定制設計及實戰

第10章講解後端半定制設計之實體實作技術。當asic設計完成前端邏輯綜合并生成了門級網表後，接下來的任務就是門級網表的實體實作，即把門級網表轉換成版圖（layout），這個過程通常稱為半定制後端設計。在半定制設計流程中，數字後端是指自動布局布線（auto place and route，apr）實體實作。

第11章講解後端半定制設計之opensparct1-fpu布局布線實戰。該章基于opensparct1裡浮點處理器單元（floating-point processor unit，fpu）的實體實作來講解布局布線設計過程，使讀者學習半定制設計中布局布線在實際工程應用中的基本設計技術。

第12章講解後端半定制設計之opensparct1-fpu電壓降分析實戰。該章基于opensparct1裡浮點計算單元部件（floating-point processor unit，fpu）的實體實作結果講解電壓降分析過程，使讀者學習半定制設計中電壓降分析在實際工程中的應用。

第三部分　靜态時序分析及實戰

第13章講解靜态時序分析技術。随着晶片尺寸的減小和內建度密集化的增強、電路設計複雜度的增加、電路性能要求的提高，它們都對晶片内的時序分析提出了更高的要求。靜态時序分析是大規模內建電路設計中非常重要的一個環節，它能驗證設計在時序上的正确性，并決定設計是否能夠在要求的工作頻率下運作。

第14章講解靜态時序分析實戰。該章基于opensparct1裡浮點計算單元部件（floating-point processor unit，fpu）的實體實作來講解靜态時序分析過程，使讀者學習靜态時序分析在實際工程中的應用。

最後，非常感謝我的導師張民選教授和項目指導老師李少青研究員傳授我內建電路設計知識，同時感謝icdream論壇模拟部件設計闆塊版主吳占托先生為本書實戰素材的運作環境提供的大力支援。在本書的編寫過程中，得到了機械工業出版社華章分社的大力支援，在此，對他們表示誠摯的感謝。

內建電路設計領域的研究發展迅速，對許多問題作者并未作深入研究，一些有價值的新内容也來不及收入本書，加上作者知識水準和實踐經驗有限，書中難免存在不足之處，敬請讀者批評指正。

前言

<a href="https://yq.aliyun.com/articles/107664">第1章 引論</a>

<a href="https://yq.aliyun.com/articles/107666">1.1　內建電路發展史簡介</a>

<a href="https://yq.aliyun.com/articles/107668">1.2　國内內建電路發展現狀</a>

<a href="https://yq.aliyun.com/articles/107670">1.3　國際內建電路發展趨勢</a>

<a href="https://yq.aliyun.com/articles/107697">第2章 內建電路後端設計方法</a>

<a href="https://yq.aliyun.com/articles/107700">2.1　內建電路後端設計</a>

<a href="https://yq.aliyun.com/articles/107715">2.2　後端全定制設計方法</a>

2.2.1　後端全定制設計流程介紹

2.2.2　主流後端全定制設計工具介紹

2.2.3　後端全定制設計小結

<a href="https://yq.aliyun.com/articles/107724">2.3　後端半定制設計方法</a>

2.3.1　後端半定制設計流程介紹

2.3.2　主流後端半定制設計工具介紹

2.3.3　後端半定制設計小結

<a href="https://yq.aliyun.com/articles/107728">第3章 後端全定制設計之标準單元設計技術</a>

<a href="https://yq.aliyun.com/articles/107733">3.1　設計标準單元庫的重要性</a>

<a href="https://yq.aliyun.com/articles/107756">3.2　标準單元設計技術</a>

3.2.1　标準單元的基本介紹

3.2.2　标準單元的基本類型

3.2.3　标準單元庫提供的資料

3.2.4　标準單元設計參數

<a href="https://yq.aliyun.com/articles/107779">3.3　标準單元設計流程</a>

3.3.1　方案設計

3.3.2　标準單元電路及版圖設計

3.3.3　标準單元庫版圖和時序資訊的提取

3.3.4　庫模型與庫文檔生成

3.3.5　設計工具流程驗證

3.3.6　測試電路設計及工藝流片驗證

<a href="https://yq.aliyun.com/articles/107784">3.4　标準單元設計需要的資料</a>

<a href="https://yq.aliyun.com/articles/107786">3.5　标準單元設計eda工具</a>

第4章 後端全定制設計之标準單元電路設計技術

4.1　cmos工藝數字電路實作結構

4.1.1　靜态電路實作結構

4.1.2　僞nmos電路實作結構

4.1.3　傳輸管與傳輸門電路

4.1.4　動态電路實作結構

4.1.5　高扇入邏輯電路的實作結構

4.2　cmos數字電路優化

4.3　标準單元庫中幾種時序單元介紹

4.3.1　c2mos觸發器

4.3.2　真單相觸發器

4.3.3　脈沖觸發器

4.3.4　資料流觸發器

第5章 後端全定制設計之标準單元電路設計實戰

5.1　電路設計流程

5.2　時序單元hlff的電路設計

5.2.1　建立庫及電路設計環境

5.2.2　vituoso schematic composer使用基礎

5.2.3　時序單元hlff電路實作

5.2.4　時序單元hlff電路元件的産生

5.2.5　時序單元hlff電路網表輸出

5.3　時序單元hlff的電路仿真

5.3.1　設定帶激勵輸入的仿真電路圖

5.3.2　使用virtuoso spectre circuit simulator進行電路仿真

第6章 後端全定制設計之标準單元版圖設計技術

6.1　基本cmos工藝流程

6.2　基本版圖層

6.2.1　nmos/pmos半導體的版圖實作

6.2.2　串聯半導體的版圖實作

6.2.3　并聯半導體的版圖實作

6.2.4　cmos反相器的版圖實作

6.2.5　緩沖器的版圖實作

6.2.6　cmos二輸入與非門和或非版圖實作

6.3　版圖設計規則

6.4　版圖設計中半導體布局方法

6.4.1　基本歐拉路徑法

6.4.2　歐拉路徑法在動态電路中的應用

6.4.3　半導體尺寸對版圖的影響

6.5　标準單元版圖設計的基本指導

6.5.1　優化設計标準單元

6.5.2　标準單元pin腳的設計

第7章 後端全定制設計之标準單元版圖設計實戰

7.1　版圖設計流程

7.2　時序單元hlff版圖實作

7.2.1　建立項目庫及版圖設計環境

7.2.2　vituoso layout editor使用基礎

7.2.3　時序單元hlff版圖實作

7.2.4　時序單元hlff版圖gds輸出

7.3　版圖設計規則檢查

7.3.1　執行版圖設計規則檢查

7.3.2　基于版圖設計規則結果的調試

7.4　版圖與電路等價性檢查

7.4.1　執行版圖與電路等價性檢查

7.4.2　基于版圖與電路等價性檢查結果的調試

7.5　版圖寄生參數提取

第8章 後端全定制設計之标準單元特征化技術

8.1　标準單元時序模型介紹

8.1.1　基本的時序模型歸納

8.1.2　時序資訊模組化方法

8.1.3　時序資訊檔案基本内容

8.2　标準單元實體格式lef介紹

8.2.1　lef檔案中重要參數詳細說明

8.2.2　lef檔案全局設定

8.2.3　lef檔案中工藝庫實體資訊設定

8.2.4　lef檔案中單元庫實體資訊設定

8.2.5　lef對應的圖形視圖

第9章 後端全定制設計之标準單元特征化實戰

9.1　時序資訊提取實作

9.1.1　時序資訊特征化的實作流程

9.1.2　時序資訊特征化的資料準備

9.1.3　标準單元hlff的時序資訊特征化

9.1.4　siliconsmart工具流程介紹

9.2　實體資訊抽象化實作

9.2.1　實體資訊抽象化實作流程

9.2.2　建立實體資訊抽象化工作環境

9.2.3　标準單元hlff的實體資訊抽象化

9.2.4　版圖抽象化後lef資料輸出

第10章　後端半定制設計之實體實作技術

10.1　半定制實體實作工程師應該具備的能力

10.2　半定制實體實作流程

10.3　半定制實體實作使用的eda工具

10.4　半定制實體實作需要的資料

10.5　布局規劃

10.6　電源規劃

10.6.1　電壓降與電遷移

10.6.2　電源規劃前的功耗預估方法

10.6.3　電源條帶的基本設定方法

10.6.4　電源環的基本設定方法

10.6.5　電源網絡分析的基本方法

10.7　時鐘樹的實作

10.7.1　常見時鐘網絡的實作方法

10.7.2　時鐘樹的綜合政策

10.7.3　時鐘樹的基本性能參數

10.7.4　時鐘樹的綜合流程

10.7.5　門控時鐘

10.7.6　時鐘樹優化基本指導

10.8　布線

10.8.1　天線效應

10.8.2　串擾噪聲

10.8.3　數模混合信号線走線的基本方法

10.9　eco

第11章　後端半定制設計之open-sparct1-fpu布局布線實戰

11.1　布局布線的基本流程

11.2　布局布線工作界面介紹

11.3　建立布局布線工作環境

11.4　布局布線實作

11.4.1　晶片布局

11.4.2　電源網絡實作

11.4.3　自動放置标準單元

11.4.4　時鐘樹綜合

11.4.5　布線

11.4.6　晶片版圖完整性實作

11.4.7　布局布線資料輸出

第12章　後端半定制設計之open-sparct1-fpu電壓降分析實戰

12.1　電壓降分析的基本流程

12.2　建立電壓降分析的工作環境

12.3　電壓降分析實作

12.3.1　設定電源網格庫

12.3.2　功耗計算

12.3.3　電壓降分析

第13章　靜态時序分析技術

13.1　靜态時序分析介紹

13.1.1　靜态時序分析背景

13.1.2　靜态時序分析優缺點

13.2　靜态時序分析基本知識

13.2.1　cmos邏輯門單元時序參數

13.2.2　時序模型

13.2.3　互連線模型

13.2.4　時序單元相關限制

13.2.5　時序路徑

13.2.6　時鐘特性

13.2.7　時序弧

13.2.8　pvt環境

13.3　串擾噪聲

13.3.1　串擾噪聲惡化原因

13.3.2　串擾噪聲的展現形式

13.3.3　串擾噪聲互相作用形式

13.3.4　時間視窗

13.4　時序限制

13.4.1　時鐘限制

13.4.2　i/o延時限制

13.4.3　i/o環境模組化限制

13.4.4　時序例外

13.4.5　恒定狀态限制

13.4.6　屏蔽時序弧

13.4.7　時序設計規則限制

13.5　靜态時序分析基本方法

13.5.1　時序圖

13.5.2　時序分析政策

13.5.3　時序路徑延時的計算方法

13.5.4　時序路徑的分析方法

13.5.5　時序路徑分析模式

第14章　靜态時序分析實戰

14.1　靜态時序分析基本流程

14.2　建立靜态時序分析工作環境

14.3　靜态時序分析實作

14.3.1　建立時間分析

14.3.2　保持時間分析

14.3.3　時序設計規則分析

14.3.4　時序違反修複