作者:Martin Vogel 和 Brad Cole，Ansoft 公司
使用基于電磁場分析的設計軟體來選擇退耦電容的大小及其放置位置可将電源平面與地平面的開關噪聲減至最小。
随着信号的沿變化速度越來越快，今天的高速數字電路闆設計者所遇到的問題在幾年前看來是不可想象的。對于小于1納秒的信号沿變化，PCB闆上電源層與地層間的電壓在電路闆的各處都不盡相同，進而影響到IC晶片的供電，導緻晶片的邏輯錯誤。為了保證高速器件的正确動作，設計者應該消除這種電壓的波動，保持低阻抗的電源配置設定路徑。
為此，你需要在電路闆上增加退耦電容來将高速信号在電源層和地層上産生的噪聲降至最低。你必須知道要用多少個電容，每一個電容的容值應該是多大，并且它們放在電路闆上什麼位置最為合适。一方面你可能需要很多電容，而另一方面電路闆上的空間是有限而寶貴的，這些細節上的考慮可能決定設計的成敗。
反複試驗的設計方法既耗時又昂貴，結果往往導緻過限制的設計進而增加不必要的制造成本。使用軟體工具來仿真、優化電路闆設計和電路闆資源的使用情況，對于要反複測試各種電路闆配置方案的設計來說是一種更為實際的方法。本文以一個xDSM(密集副載波多路複用)電路闆的設計為例說明此過程，該設計用于光纖/寬帶無線網絡。軟體仿真工具使用Ansoft的SIwave，SIwave基于混合全波有限元技術，可以直接從layout工具Cadence Allegro, Mentor Graphics BoardStation, Synopsys Encore和 Zuken CR-5000 Board Designer導入電路闆設計。圖1是SIwave中該設計的PCB版圖。由于PCB的結構是平面的，SIwave可以有效的進行全面的分析，其分析輸出包括電路闆的諧振、阻抗、標明網絡的S參數和電路的等效Spice模型。
圖1, SIwave中xDSM電路闆的PCB版圖，左邊是兩個高速總線，右邊是三個Xilinx的FPGA。
xDSM電路闆的尺寸，也就是電源層和地層的尺寸是11×7.2 英寸（28×18.3 厘米）。電源層和地層都是1.4mil厚的銅箔，中間被23.98mil厚的襯底隔開。
為了了解對電路闆的設計，首先考慮xDSM電路闆的裸闆（未安裝器件）特性。根據電路闆上高速信号的上升時間，你需要了解電路闆在該頻域直到2GHz範圍内的特性。圖2所示為一個正弦信号激勵電路闆諧振于0.54GHz時的電壓分布情況。同樣，電路闆也會諧振于0.81GHz和0.97GHz以及更高的頻率。為了更好地了解，你也可以在這些頻率的諧振模式下仿真電源層與地層間電壓的分布情況。
圖2所示在0.54GHz的諧振模式下，電路闆的中心處電源層和地層的電壓差變化為零。對于一些更高頻率的諧振模式，情況也是如此。但并非在所有的諧振模式下都是如此，例如在1.07GHz、1.64GHz和1.96 GHz的高階諧振模式下，電路闆中心處的電壓差變化是不為零的。
圖2, 正弦信号激勵電路闆諧振于0.54GHz時的電壓分布情況。
找到零壓差變化點有助于我們将需要在短時間内産生大量電流變化的器件放置于此。例如，如果要将一塊Xinlix的FPGA晶片放在電路闆上，該晶片會在0.2納秒内産生2A的輸入電流變化。如此短時間内的大電流變化将帶來電路闆的電源完整性問題，會使電路闆産生各種模式的諧振，導緻電源層和地層電壓的不均勻。然而，電路闆中心處在某些諧振模式下具有零壓差變化的特性，是以将FPGA晶片放置于此可以避免電路闆産生這些低頻的諧振模式。FPGA晶片不能激發這些低頻諧振模式，是由于從電路闆的中心處将無法耦合至這些諧振模式。
圖3中的紫色曲線顯示的是當位于電路闆中心處的晶片從電源平面吸入電流時引起的諧振。事實上，峰值出現在高階的諧振頻率1.07GHz、1.64GHz和1.96GHz上，而不是低階的諧振頻率0.54GHz、0.81GHz和0.97GHz上，這正如我們所料。
圖3, 紫色曲線顯示的是當位于電路闆中心處的晶片從電源平面吸入電流時引起的諧振；綠色曲線表示當将晶片放置偏移中心位置時的響應。
盡管器件的布局與放置的位置有助于減小電源完整性的問題，但它們并不能解決所有的問題。首先，你不能将所有的關鍵器件放在電路闆的中心。通常情況下，器件放置的靈活性是有限的。其次，在任何給定的位置總有一些諧振模式會被激發。例如，圖3中綠色曲線表示當你将晶片放置在沿某一坐标軸偏移中心位置時，0.54GHz的諧振模式将被激發。成功的設計電路闆的PDS（電源配置設定系統）的關鍵在于在合适的位置增加退耦電容，以保證電源的完整性和在足夠寬的頻率範圍内保證地彈噪聲足夠小。
退耦電容
設想FPGA在0.2納秒的上升沿 吸入2A的電流，此時電源電壓會暫時降低（壓降），而地平面電壓會暫時被拉高（地彈）。其變化幅度取決于電路闆的阻抗和晶片偏置管腳處的用于提供電流的退耦電容(圖4a)。
由于電流的瞬變值為2A，電壓的瞬變值由V=Z×I決定，Z是從晶片端視出的阻抗，是以，為了避免電壓的尖峰波動，在從直流到信号帶寬的頻率範圍内，Z值必須低于某一門限值。（圖4b）
圖4，其變化幅度取決于電路闆的阻抗和晶片偏置管腳處的用于提供電流的退耦電容；為了避免電壓的尖峰波動，在從直流到信号帶寬的頻率範圍内，Z值必須低于某一門限值。圖中虛線部分即為PDS阻抗應該滿足的目标區域。
在該設計中，為了保持電源完整性，電源—地的電壓波動必須保持在标準值3.3V的5%以内。是以噪聲不能大于0.05×3.3V=165 mV。可以據此按照歐姆定律計算出PDS的最大阻抗165mV/2A=82.5mΩ，圖4中虛線部分即為PDS阻抗應該滿足的目标區域。
對于最低頻率，通常是1kHz或者更低的頻率——電源滿足阻抗特性的要求，電源和地層的結構通常不會破壞阻抗特性，因為它們呈現低電阻與電感特性。而當頻率高于1kHz時，電流通路的互感大到足以使電壓超過限定值，根據：
對于更高的頻率，退耦電容作為電源層與地層之間的低阻抗連接配接是必要的。需要滿足PDS阻抗要求的信号帶寬可由下式估計：
在該設計中，其帶寬為1.75GHz。
為了達到這麼寬的帶寬，通常需要在MHz信号區域放置很多高頻瓷片電容，在kHz信号區域放置體積較大的電解電容。這些電容矩陣與其它器件共同占用寶貴的電路闆空間。在反複試驗的設計方法中，實體原型是不可缺少的，而虛拟原型技術使設計者可以在不需要實體原型的基礎上解決這個問題。
為PCB闆設計PDS，例如此例中的xDSM闆，使用SIwave可以在IC晶片處放置一個端口，計算電路闆在适當帶寬内的輸入阻抗。圖5中紅色曲線顯示的是電路闆上無電容時的阻抗。阻抗軸與頻率軸都取對數坐标。仿真顯示了電路闆本身電容的影響而忽略了經過電源的低感應電流回路。從圖中可以看出，阻抗随着頻率的減少而增加，但由于經過電源的回路也有低阻抗，是以這種關系并不是嚴格的。
圖5，紅色曲線顯示的是電路闆上無電容時的阻抗；深藍色曲線是經過重新設計後的阻抗特性；淺藍色曲線是又增加10nF電容矩陣後的阻抗曲線；綠色曲線表示再次增加1nF電容矩陣後的結果。
根據Z=1/(j·C)，紅色曲線中的直線部分表明電路闆本身的電容為74nF。為了使阻抗在1MHz處低于目标阻抗82.5mΩ，電容值至少應為2μF——幾乎是電路闆本身電容的30倍。為此首先需要增加22個0.1μF的電容矩陣。圖中深藍色曲線是經過重新設計後的阻抗特性。在大多數的頻率範圍内，設計滿足了阻抗特性的要求。但在帶寬的高端，電容的ESL(等效串聯電感)、ESR(等效串聯電阻)以及由電容間距帶來的附加電感使阻抗曲線沒有達到阻抗特性要求。
由于更小的電容具有更小的ESL和ESR值，是以增加旁路有助于提高其高頻特性。圖5中的淺藍色曲線是又增加10nF電容矩陣後的阻抗曲線。綠色曲線表示再次增加1nF電容矩陣後的結果。每一級别電容矩陣的增加都提高了阻抗特性，但結果仍然剛剛滿足阻抗特性的要求。
在設計的這個階段，設計者可以增加電磁仿真與電路仿真一起來完成設計。這種方法使設計者可以精确地為低端的阻抗模組化，包括電源的負載效應。它也可以直接仿真電源管腳上的噪聲進而直接驗證電源層噪聲，避免對電源層阻抗的過多分析導緻的不必要的設計開銷。
首先應在標明的位置添加輸入和輸出端口。上文已經在一個IC晶片處添加了端口，接着應該在電源輸入端添加一個端口，同時在其它兩塊晶片的安裝位置添加兩個端口。然後在SIwave中你可以進行寬頻掃描，在整個帶寬内獲得4×4的S參數散射矩陣。接下來可以使用Full-Wave Spice産生與Spice相容的電路檔案以便在電路仿真環境中進一步分析。
在産生的電路檔案中，PCB闆在電路的中心位置。電路檔案還包括FPGA的模型——伴有一個電流探針和一個差分電壓探針的電流源。Full-wave Spice建立的Spice電路還包括上文提到的三個電容矩陣。如果在IC處再增加第四個電容矩陣将進一步減小高端阻抗。電路還包括一個直流電源，電源伴有少量容值從1nF到100μF的退耦電容。另外還包括其它兩個IC晶片的模型，周圍伴有少量100nF的電容矩陣。
圖6，藍色和綠色曲線分别表示在沒有添加和添加最後一組電容矩陣後IC晶片的電源完整性曲線；紅色曲線代表晶片輸入電流的突變。
圖6顯示了FPGA的電源電壓的噪聲仿真結果。紅色曲線代表晶片輸入電流的突變——在0.2納秒内電流由0A變化到2A。藍色曲線表示沒有添加最後一組電容矩陣時IC晶片的電壓曲線。與3.3V相比，電壓的波動已經很小了，但還是超過了5%的規範要求。綠色曲線表示添加了第四組電容矩陣後電壓的波動曲線，最終的設計滿足了電源噪聲小于165mV的規範要求。
可以用同樣的方法分析電路闆上其它的晶片，保證他們不受電源壓降和地彈的影響。在本例中另外兩晶片分别吸收100mA和50mA電流，相對來說，它們對噪聲的貢獻是很小的。
高速電路的PCB闆級設計是十分具有挑戰性的。為了保證電路的正确工作，需要精心設計電路的PDS，包括在電路闆上添加數以百計的退耦電容，并且根據需要選擇合适的電容值及其位置。采用對虛拟原型進行仿真的方法替代反複試驗的設計方法來優化電路闆的電源完整性設計，可以有效縮短設計周期并且節約設計成本。