第三章 作業【Verilog】

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前言

以下内容源自xxx

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推薦

第三章 作業

第三章第一次作業

一. 簡答題（共3題）

1. (簡答題)

   請畫出下列wave信号波形圖，并設計代碼通過并行語句塊産生wave信号。

2. (簡答題)

請分别通過阻塞指派語句和非阻塞指派語句描述如下電路。

1. (簡答題)

   請設計子產品實作如下電路結構。

module block(q0,q1,q2,CLK,RST);
      input CLK,RST;
      output q0,q1,q2;
      reg q0,q1,q1;
      always @(posedge clk)
             if (RST) 
                   {q2,q1,q0}<=3'b110;
             else
                  begin
                      q0<=~q2;
                      q1<=q0;
                      q2<=q1
                  end
endmodule      

第三章第二次作業

一. 簡答題（共3題）

1. (簡答題)請說明always過程塊和initial過程塊的差別。

我的答案：

always 過程語句的觸發狀态是一直存在的，隻要always後面的敏感事件清單，就執行語句塊。

initial在電路0時刻執行，且隻執行一次，在執行完一次之後該initial過程塊就會被挂起，不在執行。      

1. (簡答題)

請完成課後第8題。

我的答案：

1. (簡答題)

   請完成課後作業第13題。

我的答案：

最後

這篇部落格能寫好的原因是：站在巨人的肩膀上

這篇部落格要寫好的目的是：做别人的肩膀