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數電基礎:觸發器的建立時間與保持時間及亞穩态1. 亞穩态(Metastability)的實體意義2. 什麼是亞穩态3. 亞穩态産生的原因4. Setup 和Holdup時間5. 異步複位恢複時間6. 建立時間、保持時間違例(violation)7. 亞穩态的恢複時間8. 寄存器的MTBF

目錄

1. 亞穩态(Metastability)的實體意義

2. 什麼是亞穩态

3. 亞穩态産生的原因

4. Setup 和Holdup時間

    4.1 建立時間

    4.2 保持時間

5. 異步複位恢複時間

6. 建立時間、保持時間違例(violation)

7. 亞穩态的恢複時間​

8. 寄存器的MTBF

建立與保持時間與亞穩态的概念要放在一起學習,這是因為二者息息相關。

1. 亞穩态(Metastability)的實體意義

    通過小球通過山坡過程中的狀态來類型比數字電路中高低電平跳轉時候的不穩定性,下圖顯示了置于山坡上的小球的穩定性:

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下圖為數字電路的高低電平和亞穩态區域:

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數字電路中,對于電平小于電壓門檻值 VL的稱為0,大于電壓門檻值VL 稱之為1,而對于從0到1之間跳變或從1到0之間跳變期間叫做系統的亞穩态。

2. 什麼是亞穩态

      亞穩态是指觸發器無法在 某個規定的時間段 内達到可以确認的狀态。一旦觸發器進入亞穩态,則既無法預測觸發器的輸出電平,也無法預測什麼時候穩定在某個确認的電平上。此時的觸發器輸出端Q在較長時間内處于震蕩狀态且不等于輸入端D,并且這種無用的輸出電平可以沿信号通道上的各個觸發器級聯式傳播下去。

      在同步系統中,輸入信号總是與系統時鐘同步,能夠達到寄存器的時序要求,是以亞穩态不會發生。亞穩态通常發生在跨時鐘域信号傳輸以及異步信号采集上。

3. 亞穩态産生的原因

亞穩态産生的最根本原因就是:時序上不滿足觸發器的建立與保持時間。而導緻觸發器建立與保持時間違例的情況有很多。

時序設計的本質就是要:滿足建立與保持時間。

  1. 在跨時鐘域信号傳輸時,由于源寄存器時鐘和目的寄存器時鐘相移未知,是以源寄存器資料發出資料,資料可能在任何時間達到異步時鐘域的目的寄存器,是以無法保證這些資料滿足目的寄存器的建立時間Tsu 和保持時間Th 的要求。
  2. 在異步信号采集中,由于異步信号可以在任意時間點到達目的寄存器,也無法保證滿足目的寄存器的建立時間Tsu 和保持時間Th的要求。

     當資料在目的寄存器的Tsu-Th視窗發生變化時,即當資料的建立時間或保持時間不滿足時,就可能發生亞穩态現象。如下圖:

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由圖可知,當産生亞穩态後,Tco(時鐘輸出延遲)時間後會有個Tmet(決斷時間)的振蕩時間段,當振蕩結束回到穩定狀态時為“0”或“1”,這個是随機的。是以會對後續電路的判斷造成影響。

4. Setup 和Holdup時間

        在介紹亞穩态時,最後指出亞穩态産生的根本原因是因為不滿足觸發器的建立與保持時間。下圖是異步時鐘域信号采集電路圖,100Mhz時鐘域采集30Mhz時鐘域控制使能信号的電路。

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 下圖是100Mhz時鐘域采樣33Mhz時鐘域的控制使能信号時序:

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   4.1 建立時間

      建立時間(Tsu )指   資料信号  到達觸發器  輸入端  的時間要早于  時鐘敏感邊沿  到達觸發器的時間,隻有滿足建立時間,信号才能正确的儲存到觸發器。

      更具體來說是,觸發器要求資料信号要早于時鐘觸發沿一定的時間到達輸入端。這是因為觸發器在數字電路中理論上都是穩态的(即要麼為0,要麼為1),但是實際上器件本身對資料是有要求的,即建立時間與保持時間,否則器件就會進入亞穩态。

    4.2 保持時間

      保持時間(Tsu )是指 時鐘邊沿 到達後 輸入資料 需要保持穩定不變的時間,這是保證資料能夠儲存到觸發器的另一個名額。

5. 異步複位恢複時間

      異步複位恢複時間Tr : 是  異步控制  信号,在下一有效沿到達  前   必須穩定下來的  最短   時間。有點類似于複位信号的建立時間的意思。

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6. 建立時間、保持時間違例(violation)

      在一個同步數字電路系統中,時間脈沖信号每改變一次,資料能夠改變一次。這種運作方式是通過 同步的數字電路器件,例如     觸發器  或   鎖存器  實作的,這類器件以時鐘信号為訓示,将其輸入端資料複制到其輸出端。在同步電路中,存在兩種時序錯誤:

建立時間違例:時鐘信号有效沿變化之前,如果資料沒能保持足夠長的時間,資料就不能在此時鐘信号變化時被記錄下來。

保持時間違例:時鐘信号有效沿變化之後,如果輸入信号沒能保持足夠長時間,資料就不能在下一個時鐘信号變化時被記錄下來。

Ex:下圖是一個同步系統設計,需要用時鐘域CLK2對異步輸入Asyn(CLK1時鐘域下)進行同步。在時序圖中,在A時刻,由于異步輸入滿足觸發器的建立和保持時間(在時鐘沿A時刻到前後時,異步輸入已經保持穩定),兩個觸發器都穩定輸出高電平,然後在B和E時刻點,由于時鐘上升沿落在建立和保持時間的視窗之内,不滿足建立和保持時間,觸發器器輸出亞穩态。從圖上看出,當采樣落在異步輸入信号的建立和保持時間視窗之内,觸發器經過一段時間恢複為穩定的狀态,但是恢複出來的狀态可能為0,也可能是1,這一點可以從圖中Sync1和Sync2在C和F點亞穩态恢複結果可以看出,這種不确定性常常導緻系統崩潰。

同步系統邏輯電路圖:

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同步系統邏輯時序圖:

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7. 亞穩态的恢複時間
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       觸發器的恢複時間

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:從觸發器采樣到亞穩态輸出,再到最終恢複為穩定狀态的一段時間叫做觸發器的恢複時間。這是觸發器保持亞穩态輸出不至于使得系統失效的最大時間。

亞穩态不會繼續傳播條件:T>Tr +Tsu

8. 寄存器的MTBF

      平均故障間隔時間(Mean Time Between Failure,MTBF)。亞穩态平均故障間隔時間MTBF的計算公式為:

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式中,C1 和C2 是常數,依賴于器件工藝和操作環境。fCLK 和fDATA 參數取決于設計規格:fCLK 是接收異步信号的時鐘域的時鐘頻率,fDATA 是異步資料的翻轉頻率(toggling frequency)。更快的時鐘速率和更快的資料翻轉會降低平均故障無時間。TMET 參數是亞穩态轉穩定的時間(Metastability setting time),或者說時序裕量大于寄存器Tco可以讓潛在的亞穩态信号達到穩定的值的時間。TMET 對同步鍊來說就是鍊中每個寄存器輸出時序裕量的和。MTBF越大就越不容易出現亞穩态。下圖為通用器件的亞穩态參數

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