電子線路硬體設計實踐過程問題總結
一、原理圖常見問題
1、沒有正确設定顯示格點和設計格點，導緻在建立原理圖庫檔案時管腳與管腳之間的距離不均衡或者在連線時經常對不齊，連續容易扭曲。如圖所示：
圖：設計格點設定不規範導緻建立原理圖庫檔案時管腳與管腳間的距離不均衡
圖：連線時經常對不齊，連線容易扭曲
為了盡量減少這種問題，必須注意顯示格點和設計格點的設定，顯示格點一般情況設定為100Mil（gd 100），設計格點（滑鼠移動的步伐）一般設定為50Mil（g 50），這樣在建庫時每放一個管腳終端滑鼠移動一步的距離都是50Mil，有效地控制距離不均衡的問題。特别注意的是這個設計格點不要和PCB設計中的設計格點混了，兩個軟體在設計格點的設定是不一樣的，PCB中設計格點是6.25Mil，很多同學這個參數混了，是以導緻出現上述兩種現象，直接影響原理圖整體出來的效果。
2、一般情況下拿到一個原理圖檔案，建議首先檢查它的設計格點和顯示格點的設定，在右下角的狀态欄可看到設計格點。下圖的設計格點明顯是不規範的，會導緻上面的問題頻繁出現，出現這種問題主要是把Logic和Layout兩個軟體的設定混淆了。
圖：設計格點不規範
3、特殊情況處理：在設計格點為50Mil時如果偶爾出現連線不流暢時，可臨時将設計格點設定為10Mil左右，處理完後必須及時設定回50Mil，防止後續出現問題。
4、對以後想從事PCB設計或嵌入式行業的同學在學習本軟體時的建議：建立的庫檔案必須整體美觀，整潔，對稱，也就是所謂的标準化要求自己，在繪制原理圖時注意Off-page、GND、VCC等标号的方向。
圖：整體整潔，應該顯示的電源網絡标号盡量顯示出來，電阻電容屬性值擺放整齊
圖：上拉電阻和下拉電阻一般要符合邏輯、VDD和GND等網絡出線時注意靠邊對齊
二、PCB設計中常見問題
1、Logic和Layout進行網絡表資料發送時，經常出現有的元件PCB封裝在庫裡面存在卻發現總是不出現。這種情況一般是庫管理混亂引起的，原理圖的元件庫Parts和PCB封裝的庫Decals不屬于同一個庫檔案下，軟體就産生這種現象了。解決辦法是：把同一個元件的Parts和Decals儲存在同一個庫檔案下，重新發送一下網絡表資料。如果上述方法不能解決，可能是目前元件不止在一個庫檔案中存在，删除其中一個庫中的元件基本上可以解決這種問題。
2、顯示格點和設計格點的問題，參考上面原理圖常見問題1和2。
3、特殊情況處理：在設計格點為6.25Mil時如果偶爾出現通不過時，在繞過插孔間時最常見，可以适當把設計格點臨時調整為1Mil，此段信号布線處理完後必須及時設定回6.25Mil，防止後續出現問題。
4、靈活使用設定個性化網絡顔色，如電源和地的顔色特殊化，友善布局和布線時區分。View—>Nets。
5、布線時特别注意的是必須打開規則檢查（DRP），否則很容易出現走線短路或者間距太密的問題。
6、如果在布線過程中發現過孔打不了，而且你又修改過VIA大小，那多半是“欠揍”。這種情況基本上是修改VIA資料犯錯，隻修改了上層的大小，中間層和背面層的大小沒有設定統一，導緻VIA資料出錯而使用不了。如圖所示: